ATI Technologies ULC

Canada

Retour au propriétaire

1-100 de 1 549 pour ATI Technologies ULC et 2 filiales Trier par
Recheche Texte
Affiner par
Type PI
        Brevet 1 509
        Marque 40
Juridiction
        États-Unis 1 107
        International 417
        Europe 13
        Canada 12
Propriétaire / Filiale
[Owner] ATI Technologies ULC 1 450
ATI Technologies, Inc. 94
ATI International, Srl 49
Date
Nouveautés (dernières 4 semaines) 51
2024 juillet (MACJ) 22
2024 juin 30
2024 mai 11
2024 avril 24
Voir plus
Classe IPC
G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline 75
G06F 1/32 - Moyens destinés à économiser de l'énergie 71
G09G 5/00 - Dispositions ou circuits de commande de l'affichage communs à l'affichage utilisant des tubes à rayons cathodiques et à l'affichage utilisant d'autres moyens de visualisation 70
G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation 67
H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant un bloc, p.ex. un macrobloc 60
Voir plus
Classe NICE
09 - Appareils et instruments scientifiques et électriques 39
16 - Papier, carton et produits en ces matières 3
07 - Machines et machines-outils 1
12 - Véhicules; appareils de locomotion par terre, par air ou par eau; parties de véhicules 1
41 - Éducation, divertissements, activités sportives et culturelles 1
Voir plus
Statut
En Instance 209
Enregistré / En vigueur 1 340
  1     2     3     ...     16        Prochaine page

1.

VOLTAGE REGULATOR WITH ACTIVE SHUNT

      
Numéro d'application 18478485
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2024-07-11
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Li, David King Wai
  • Samit, Amanullah
  • Paul, Indrani
  • Srivastav, Meeta Surendramohan
  • Sambamurthy, Sriram

Abrégé

The disclosed voltage regulator circuit includes a capacitor bank configured for a first voltage step corresponding to a voltage undershoot, and a shunt circuit configured for a second voltage step exceeding the first voltage step. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

  • H02M 1/32 - Moyens pour protéger les convertisseurs autrement que par mise hors circuit automatique
  • H02M 3/02 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif

2.

CHIP PACKAGE WITH CORE EMBEDDED CHIPLET

      
Numéro d'application US2024010222
Numéro de publication 2024/148121
Statut Délivré - en vigueur
Date de dépôt 2024-01-03
Date de publication 2024-07-11
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Kulkarni, Deepak Vasant
  • Naffziger, Samuel
  • Swaminathan, Raja
  • Straayer, Matthew
  • Burkhart, Justin Michael
  • Boyapati, Sri Ranga Sai
  • Dhavaleswarapu, Hemanth Kumar
  • Pfeiffenberger, Alexander Helmut
  • Haritsa, Manjunath D.

Abrégé

Chip packages are described herein that includes chiplets embedded in a core of a substrate of the chip package, such as a package substrate or an interposer. In one example, the chiplet includes voltage regulation circuitry that is coupled through a substrate core embedded inductor to an integrated circuit (IC) die mounted to the substrate.

Classes IPC  ?

  • H01L 23/50 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes pour des dispositifs à circuit intégré
  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants

3.

CHIPLET INTERCONNECT POWER STATE MANAGEMENT

      
Numéro d'application US2023086323
Numéro de publication 2024/147979
Statut Délivré - en vigueur
Date de dépôt 2023-12-28
Date de publication 2024-07-11
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Defiore, Nicholas Carmine
  • Gada, Sridhar Varadharajulu
  • Tsien, Benjamin
  • Wang, Yanfeng
  • Zhou, Steven
  • Chen, Duanduan
  • Stevens, Malcolm Earl

Abrégé

The disclosed device for power management of chiplet interconnects includes multiple chiplets connected via multiple interconnects. The device also includes a control circuit that detects activity states of the chiplets and manages power states of the interconnects based on the detected activity states. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise
  • G06F 1/3228 - Surveillance d’exécution de tâches, p.ex. par utilisation de temporisations d’attente, de commandes d’arrêt ou de commandes d’attente

4.

SHARED CURRENT SENSING UNIT

      
Numéro d'application 18405800
Statut En instance
Date de dépôt 2024-01-05
Date de la première publication 2024-07-11
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Li, David King Wai
  • Samit, Amanullah

Abrégé

A device is disclosed that includes a battery charge controller having an input removably connected to a power adapter and an output supplying DC current to a battery, a voltage regulator having an input coupled to the output of the battery charge controller and the battery, and a current sensing unit used by the battery charge controller for sensing a charging current to the battery and by the voltage regulator for sensing a discharging current from the battery. Various other methods and systems are also disclosed.

Classes IPC  ?

  • H02J 7/00 - Circuits pour la charge ou la dépolarisation des batteries ou pour alimenter des charges par des batteries
  • G01R 31/382 - Dispositions pour la surveillance de variables des batteries ou des accumulateurs, p.ex. état de charge

5.

CHIP PACKAGE WITH CORE EMBEDDED CHIPLET

      
Numéro d'application 18402688
Statut En instance
Date de dépôt 2024-01-02
Date de la première publication 2024-07-11
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Kulkarni, Deepak Vasant
  • Naffziger, Samuel
  • Swaminathan, Raja
  • Straayer, Matthew
  • Burkhart, Justin Michael
  • Boyapati, Sri Ranga Sai
  • Dhavaleswarapu, Hemanth Kumar
  • Pfeiffenberger, Alexander Helmut
  • Haritsa, Manjunath D.

Abrégé

Chip packages are described herein that includes chiplets embedded in a core of a substrate of the chip package, such as a package substrate or an interposer. In one example, the chiplet includes voltage regulation circuitry that is coupled through a substrate core embedded inductor to an integrated circuit (IC) die mounted to the substrate.

Classes IPC  ?

  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/498 - Connexions électriques sur des substrats isolants
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe

6.

SECURE MEMORY-MAPPED INPUT/OUTPUT

      
Numéro d'application 18090605
Statut En instance
Date de dépôt 2022-12-29
Date de la première publication 2024-07-04
Propriétaire
  • ATI TECHNOLOGIES ULC (Canada)
  • ADVANCED MICRO DEVICES, INC. (Canada)
Inventeur(s)
  • Ng, Philip
  • Raval, Nippon
  • Powell, Jeremy W.
  • Matthews, Jr., Donald
  • Kaplan, David

Abrégé

A processor manages memory-mapped input/output (MMIO) accesses, in secure fashion, at an input/output memory management unit (IOMMU). The processor is configured to ensure that, for a given MMIO request issued by a processor core and associated with a particular executing VM, the request is targeted to a MMIO address that has been assigned to the VM by a security module (e.g., a security co-processor). The processor thus prevents a malicious entity from accessing confidential information of a VM via MMIO requests.

Classes IPC  ?

  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
  • G06F 12/1081 - Traduction d'adresses pour accès périphérique à la mémoire principale, p.ex. accès direct en mémoire [DMA]

7.

SECURE DIRECT MEMORY ACCESS

      
Numéro d'application 18090601
Statut En instance
Date de dépôt 2022-12-29
Date de la première publication 2024-07-04
Propriétaire
  • ATI TECHNOLOGIES ULC (Canada)
  • ADVANCED MICRO DEVICES, INC. (USA)
Inventeur(s)
  • Ng, Philip
  • Raval, Nippon
  • Powell, Jeremy W.
  • Matthews, Jr., Donald
  • Kaplan, David

Abrégé

A processor supports managing DMA accesses, in secure fashion, at an IOMMU. The IOMMU is configured to ensure that, for a given DMA request issued by an I/O device and associated with a particular executing VM, the device is bound to the VM according to a specified security registration process, and the request is targeted to a region of memory that has been assigned to the VM. The IOMMU thus prevents a malicious entity from accessing confidential information of a VM via DMA requests.

Classes IPC  ?

  • G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p.ex. acces direct à la mémoire, vol de cycle
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
  • G06F 21/57 - Certification ou préservation de plates-formes informatiques fiables, p.ex. démarrages ou arrêts sécurisés, suivis de version, contrôles de logiciel système, mises à jour sécurisées ou évaluation de vulnérabilité

8.

CHIPLET INTERCONNECT POWER STATE MANAGEMENT

      
Numéro d'application 18336541
Statut En instance
Date de dépôt 2023-06-16
Date de la première publication 2024-07-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Defiore, Nicholas Carmine
  • Gada, Sridhar Varadharajulu
  • Tsien, Benjamin
  • Wang, Yanfeng
  • Zhou, Steven
  • Chen, Duanduan
  • Stevens, Malcolm Earl

Abrégé

The disclosed device for power management of chiplet interconnects includes multiple chiplets connected via multiple interconnects. The device also includes a control circuit that detects activity states of the chiplets and manages power states of the interconnects based on the detected activity states. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

  • G06F 1/3209 - Surveillance d’une activité à distance, p.ex. au travers de lignes téléphoniques ou de connexions réseau

9.

CONTENT ADAPTIVE CONFIGURABLE HIERARCHICAL AND PARTITIONAL MOTION ESTIMATION SEARCH

      
Numéro d'application 18089928
Statut En instance
Date de dépôt 2022-12-28
Date de la première publication 2024-07-04
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Chen, Yuxin
  • Luo, Ying
  • Harold, Edward
  • Wu, Shu-Hsien
  • Li, Xinghai
  • Dan-Dobre, Razvan F.
  • Wang, Min
  • Xiao, Jianbin
  • Khailtash, Amal
  • Yang, Yin Xia
  • Sun, Kai

Abrégé

The present disclosure provides techniques for implementing a hierarchical and partitional integer motion estimation search (IMES) architecture using a search engine that is configurable based on a content of a plurality of frames in a video sequence. For example, the techniques include identifying, based on the plurality of frames, one or more search parameters for the hierarchical and partitional motion estimation, where the one or more search parameters are based on a content indicative of motion features tracked across the video sequence. The hierarchical and partitional motion estimation, which includes at least one decimated motion estimation search followed by a full-pixel level search, is performed based on the one or more identified search parameters to determine an integer (or pixel-level) motion vector.

Classes IPC  ?

  • H04N 19/137 - Mouvement dans une unité de codage, p.ex. différence moyenne de champs, de trames ou de blocs
  • H04N 19/105 - Sélection de l’unité de référence pour la prédiction dans un mode de codage ou de prédiction choisi, p.ex. choix adaptatif de la position et du nombre de pixels utilisés pour la prédiction
  • H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant un bloc, p.ex. un macrobloc
  • H04N 19/53 - Estimation de mouvement multi-résolution; Estimation de mouvement hiérarchique

10.

EMULATING ORIENTED BOUNDING BOXES IN BOUNDING VOLUME HIERARCHIES

      
Numéro d'application 18090381
Statut En instance
Date de dépôt 2022-12-28
Date de la première publication 2024-07-04
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s) Pankratz, David William John

Abrégé

A technique for performing ray tracing is provided. The technique is applied to a bounding volume hierarchy which comprises a plurality of oriented bounding boxes. The oriented bounding boxes are emulated by translating each oriented bounding box into two or more volumes. After the emulating step, the bounding volume hierarchy is traversed. In some examples, the regular shapes or volumes comprise axis-aligned bounding boxes, cubes or anisotropic rectangles. In one example, the emulating step is performed at run-time using dedicated hardware.

Classes IPC  ?

11.

SEGMENTED BITSTREAM PROCESSING USING FENCE IDENTIFIERS

      
Numéro d'application 18091467
Statut En instance
Date de dépôt 2022-12-30
Date de la première publication 2024-07-04
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Thomas, Sonu
  • Bhaskaran, Arun
  • Thomas, Kurian

Abrégé

A bitstream encoding or decoding job is broken up into a plurality of segments, each of which is independent from subsequent segments and corresponds to a respective fence identifier. The segments are individually processed and progress is indicated using the fence identifiers. In some cases, a first segment is encoded, transmitted, decoded, and processed before a second segment is encoded. As a result, in some cases, segment statuses are more easily tracked, hardware is used more efficiently, end-to-end processing time is reduced, and less communication network bandwidth is used.

Classes IPC  ?

  • H04N 19/423 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques - caractérisés par les détails de mise en œuvre ou le matériel spécialement adapté à la compression ou à la décompression vidéo, p.ex. la mise en œuvre de logiciels spécialisés caractérisés par les dispositions des mémoires
  • H04L 65/75 - Gestion des paquets du réseau multimédia
  • H04N 19/184 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant des bits, p.ex. de flux vidéo compressé
  • H04N 19/46 - Inclusion d’information supplémentaire dans le signal vidéo pendant le processus de compression

12.

POWER MANAGEMENT USING TEMPERATURE GRADIENT INFORMATION

      
Numéro d'application US2023036266
Numéro de publication 2024/144867
Statut Délivré - en vigueur
Date de dépôt 2023-10-30
Date de publication 2024-07-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Clark, Adam Neil Calder
  • Harwani, Anil
  • Mehra, Amitabh

Abrégé

Power management using temperature gradient information is described. In accordance with the described techniques, temperature measurements of a component are obtained from two or more sensors of the component. A temperature of a hotspot of the component is predicted based on the temperature measurements obtained from the two or more sensors of the component. Operation of the component is adjusted based on the predicted temperature of the hotspot.

Classes IPC  ?

  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise
  • G06F 11/30 - Surveillance du fonctionnement
  • G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
  • G05D 23/20 - Commande de la température caractérisée par l'utilisation de moyens électriques avec un élément sensible présentant une variation de ses propriétés électriques ou magnétiques avec les changements de température

13.

BUFFER DISPLAY DATA IN A CHIPLET ARCHITECTURE

      
Numéro d'application US2023084821
Numéro de publication 2024/145078
Statut Délivré - en vigueur
Date de dépôt 2023-12-19
Date de publication 2024-07-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Phan, Gia Tung
  • Jain, Ashish
  • Yang, Shang

Abrégé

An apparatus and method for efficiently managing power consumption among multiple, replicated functional blocks of an integrated circuit. An integrated circuit includes multiple, replicated functional blocks that use separate power domains. Data of a given type is stored in an interleaved manner among at least two of the multiple functional blocks. In one implementation, a prior static allocation determines that only a. subset of the functional blocks store the data of the given type. In another implementation, each of the functional blocks stores the data of the given ty pe, and when an idle state has occurred, data of the given type is moved between the multiple functional blocks until one or more functional blocks no longer store data of the given type. When a transition to the idle state has occurred, the functional blocks that do not store the data, of the given type are transitioned to a sleep state..

Classes IPC  ?

  • G06F 1/32 - Moyens destinés à économiser de l'énergie

14.

INTERRUPT CONTROL USING A GUEST OWNED BACKING PAGE

      
Numéro d'application US2023085134
Numéro de publication 2024/145113
Statut Délivré - en vigueur
Date de dépôt 2023-12-20
Date de publication 2024-07-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Kaplan, David
  • Ilic, Jelena
  • Raval, Nippon
  • Ng, Philip

Abrégé

Techniques for implementing programmable control by a guest virtual machine (VM) [106] of interrupts [302, 306] at a processing system using a guest owned backing page [128] are disclosed. The VM programs a guest owned backing page (e.g., a data structure in memory [103]) that designates particular interrupts that are to be blocked. In response to detecting a designated interrupt, system hardware or software blocks the interrupt, rather than executing an interrupt handler to process the interrupt. The VM is thereby able to protect confidential information and program behavior with less risk of a malicious hypervisor failing to protect the VM from, e.g., unexpected or unwanted interrupts, thereby improving overall system security and predictability.

Classes IPC  ?

  • G06F 21/53 - Contrôle des usagers, programmes ou dispositifs de préservation de l’intégrité des plates-formes, p.ex. des processeurs, des micrologiciels ou des systèmes d’exploitation au stade de l’exécution du programme, p.ex. intégrité de la pile, débordement de tampon ou prévention d'effacement involontaire de données par exécution dans un environnement restreint, p.ex. "boîte à sable" ou machine virtuelle sécurisée
  • G06F 21/60 - Protection de données
  • G06F 21/54 - Contrôle des usagers, programmes ou dispositifs de préservation de l’intégrité des plates-formes, p.ex. des processeurs, des micrologiciels ou des systèmes d’exploitation au stade de l’exécution du programme, p.ex. intégrité de la pile, débordement de tampon ou prévention d'effacement involontaire de données par ajout de routines ou d’objets de sécurité aux programmes
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption

15.

BUDGET-BASED TIME SLICE ASSIGNMENT FOR MULTIPLE VIRTUAL FUNCTIONS

      
Numéro d'application US2023085611
Numéro de publication 2024/145198
Statut Délivré - en vigueur
Date de dépôt 2023-12-22
Date de publication 2024-07-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Shen, Yuping
  • Zhang, Min
  • Jiang, Yinan
  • Cheng, Jeffrey G.

Abrégé

A host processing system (100) assigns unequal time slices at a parallel processor (106) to virtual functions (142, 144, 146) based on profiles (222, 224, 226, 228) of applications (232, 234, 236, 238) executing at the virtual functions and an available budget (204) of the parallel processor. The host processing system calculates a world switch cycle interval and assesses an available processing budget of the parallel processor. The available budget indicates the amount of graphics processing time the parallel processor has not yet allocated to virtual functions for each world switch cycle interval.

Classes IPC  ?

  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

16.

SEGMENTED NON-CONTIGUOUS REVERSE MAP TABLE

      
Numéro d'application US2023086045
Numéro de publication 2024/145364
Statut Délivré - en vigueur
Date de dépôt 2023-12-27
Date de publication 2024-07-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Kaplan, David
  • Ilic, Jelena
  • Raval, Nippon
  • Ng, Philip

Abrégé

A computing device (200) comprises a processor (202), a table walker (230), and a memory (204) storing a segmented reverse map table (242) in multiple non-contiguous portions of the memory. The table walker is configured to translate a virtual memory address specified by a memory access request to a physical memory address associated with the virtual memory address; and provide a requester associated with the memory access request with access to the associated physical memory address in response to an indication at the reverse map table that the requester is authorized to access the associated physical memory address.

Classes IPC  ?

  • G06F 12/14 - Protection contre l'utilisation non autorisée de mémoire
  • G06F 12/1027 - Traduction d'adresses utilisant des moyens de traduction d’adresse associatifs ou pseudo-associatifs, p.ex. un répertoire de pages actives [TLB]
  • G06F 12/1009 - Traduction d'adresses avec tables de pages, p.ex. structures de table de page
  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

17.

INTERRUPT CONTROL USING A GUEST OWNED BACKING PAGE

      
Numéro d'application 18090740
Statut En instance
Date de dépôt 2022-12-29
Date de la première publication 2024-07-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Kaplan, David
  • Ilic, Jelena
  • Raval, Nippon
  • Ng, Philip

Abrégé

Techniques for implementing programmable control by a guest virtual machine (VM) of interrupts at a processing system using a guest owned backing page are disclosed. The VM programs a guest owned backing page (e.g., a data structure in memory) that designates particular interrupts that are to be blocked. In response to detecting a designated interrupt, system hardware or software blocks the interrupt, rather than executing an interrupt handler to process the interrupt. The VM is thereby able to protect confidential information and program behavior with less risk of a malicious hypervisor failing to protect the VM from, e.g., unexpected or unwanted interrupts, thereby improving overall system security and predictability.

Classes IPC  ?

  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

18.

WRONG WAY READ-BEFORE WRITE SOLUTIONS IN SRAM

      
Numéro d'application 18090736
Statut En instance
Date de dépôt 2022-12-29
Date de la première publication 2024-07-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Schreiber, Russell
  • Singh, Sahilpreet

Abrégé

A static random-access memory (SRAM) circuit includes an SRAM bitcell coupled to a word line, a bit line and a complementary bit line. A precharge circuit is coupled to the bit line and the complementary bit line and includes a precharge input. A first keeper transistor is coupled to the bit line and a second keeper transistor is coupled to the complementary bit line. A write driver circuit includes a select input receiving a select signal, a write data input, and a write data compliment input, and is operable to write a data bit to the SRAM bitcell. A combinatorial logic circuit provides a precharge signal to the precharge circuit based on the select signal and a bit line precharge signal.

Classes IPC  ?

  • G11C 7/12 - Circuits de commande de lignes de bits, p.ex. circuits d'attaque, de puissance, de tirage vers le haut, d'abaissement, circuits de précharge, circuits d'égalisation, pour lignes de bits
  • G11C 5/14 - Dispositions pour l'alimentation
  • G11C 7/10 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S

19.

SEGMENTED NON-CONTIGUOUS REVERSE MAP TABLE

      
Numéro d'application 18090631
Statut En instance
Date de dépôt 2022-12-29
Date de la première publication 2024-07-04
Propriétaire
  • ATI TECHNOLOGIES ULC (Canada)
  • ADVANCED MICRO DEVICES, INC. (USA)
Inventeur(s)
  • Kaplan, David
  • Ilic, Jelena
  • Raval, Nippon
  • Ng, Philip

Abrégé

A computing device comprises a processor, a table walker, and a memory storing a segmented reverse map table in multiple non-contiguous portions of the memory. The table walker is configured to translate a virtual memory address specified by a memory access request to a physical memory address associated with the virtual memory address; and provide a requester associated with the memory access request with access to the associated physical memory address in response to an indication at the reverse map table that the requester is authorized to access the associated physical memory address.

Classes IPC  ?

  • G06F 12/1036 - Traduction d'adresses utilisant des moyens de traduction d’adresse associatifs ou pseudo-associatifs, p.ex. un répertoire de pages actives [TLB] pour espaces adresse virtuels multiples, p.ex. segmentation

20.

PERFORMANCE AND POWER TUNING USER INTERFACE

      
Numéro d'application 18606381
Statut En instance
Date de dépôt 2024-03-15
Date de la première publication 2024-07-04
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Duenas, Alexander S.
  • Irshad, Omer
  • Balachandran, Sishanthy
  • Patel, Arpit Nitinbhai
  • D'Souza, Andrew Savio
  • Khodorkovsky, Oleksandr

Abrégé

Power management in a computing device. A driver is registered with an operating system (OS) executing on the computing device to receive information about a position of a user interface control. If the user interface control is moved, the driver receives a notification of the user interface control position and determines a power management intervention based on the position The driver transmits the power management intervention to power control circuitry which sets a power setting of the computing device based on the intervention.

Classes IPC  ?

  • G06F 1/3231 - Surveillance de la présence, de l’absence ou du mouvement des utilisateurs
  • G06F 1/28 - Surveillance, p.ex. détection des pannes d'alimentation par franchissement de seuils
  • G06F 9/451 - Dispositions d’exécution pour interfaces utilisateur
  • G06F 3/0484 - Techniques d’interaction fondées sur les interfaces utilisateur graphiques [GUI] pour la commande de fonctions ou d’opérations spécifiques, p.ex. sélection ou transformation d’un objet, d’une image ou d’un élément de texte affiché, détermination d’une valeur de paramètre ou sélection d’une plage de valeurs

21.

SECURE DIRECT MEMORY ACCESS

      
Numéro d'application US2023085132
Numéro de publication 2024/145112
Statut Délivré - en vigueur
Date de dépôt 2023-12-20
Date de publication 2024-07-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Ng, Philip
  • Raval, Nippon
  • Powell, Jeremy W.
  • Matthews Jr., Donald
  • Kaplan, David

Abrégé

A processor [101] supports managing direct memory access (DMA) accesses, in secure fashion, at an input/output memory management unit (IOMMU). The IOMMU is configured to ensure that, for a given DMA request [111] issued by an I/O device [108] and associated with a particular executing VM [106], the device is bound to the VM according to a specified security registration process, and the request is targeted to a region of memory [120] that has been assigned to the VM. The IOMMU thus prevents a malicious entity from accessing confidential information of a VM via DMA requests.

Classes IPC  ?

  • G06F 12/14 - Protection contre l'utilisation non autorisée de mémoire
  • G06F 12/1081 - Traduction d'adresses pour accès périphérique à la mémoire principale, p.ex. accès direct en mémoire [DMA]
  • G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p.ex. acces direct à la mémoire, vol de cycle

22.

SECURE MEMORY-MAPPED INPUT/OUTPUT

      
Numéro d'application US2023085138
Numéro de publication 2024/145114
Statut Délivré - en vigueur
Date de dépôt 2023-12-20
Date de publication 2024-07-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Ng, Philip
  • Raval, Nippon
  • Powell, Jeremy W.
  • Matthews Jr., Donald
  • Kaplan, David

Abrégé

A processor [101] manages memory-mapped input/output (MMIO) accesses, in secure fashion, at an input/output memory management unit (IOMMU) [110]. The processor is configured to ensure that, for a given MMIO request [111] issued by a processor core and associated with a particular executing VM [106], the request is targeted to a MMIO address that has been assigned to the VM by a security module (e.g., a security co-processor [104]). The processor thus prevents a malicious entity from accessing confidential information of a VM via MMIO requests.

Classes IPC  ?

  • G06F 21/53 - Contrôle des usagers, programmes ou dispositifs de préservation de l’intégrité des plates-formes, p.ex. des processeurs, des micrologiciels ou des systèmes d’exploitation au stade de l’exécution du programme, p.ex. intégrité de la pile, débordement de tampon ou prévention d'effacement involontaire de données par exécution dans un environnement restreint, p.ex. "boîte à sable" ou machine virtuelle sécurisée
  • G06F 21/79 - Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur pour assurer la sécurité du stockage de données dans les supports de stockage à semi-conducteurs, p.ex. les mémoires adressables directement
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

23.

Interrupt Cache Configuration

      
Numéro d'application 18145457
Statut En instance
Date de dépôt 2022-12-22
Date de la première publication 2024-06-27
Propriétaire
  • Advanced Micro Devices, Inc (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Ng, Philip
  • Kumar, Anil

Abrégé

An apparatus includes an interrupt cache having cache storage configured to store a plurality of interrupts received from an interrupt source, the plurality of interrupts corresponding to a plurality of interrupt events configured for execution by the plurality of interrupt service routines and a cache manager component configured to generate an interrupt message for transmission to the processing unit, the interrupt message generated to include at least one interrupt of the plurality of interrupts from the cache storage.

Classes IPC  ?

  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption
  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
  • G06F 11/07 - Réaction à l'apparition d'un défaut, p.ex. tolérance de certains défauts

24.

Lookup table optimization for high speed transmit feed-forward equalization link

      
Numéro d'application 18086960
Numéro de brevet 12028190
Statut Délivré - en vigueur
Date de dépôt 2022-12-22
Date de la première publication 2024-06-27
Date d'octroi 2024-07-02
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Jayaraman, Pradeep
  • Gopalakrishnan, Karthik
  • Egli, Andrew

Abrégé

A driver circuit includes a feed-forward equalization (FFE) circuit. The FFE circuit receives a plurality of pulse-amplitude modulation (PAM) symbol values to be transmitted at one of multiple PAM levels. The FFE circuit includes a first partial lookup table, one or more additional partial lookup tables, and an adder circuit. The first partial lookup table contains partial finite impulse-response (FIR) values and indexed based on a current PAM symbol value, a precursor PAM symbol value, and a postcursor PAM symbol value. The one or more additional partial lookup tables each contain partial FIR values and indexed based on a respective additional one or more of the PAM symbol values. The adder circuit adds results of lookups from the first partial lookup table and the additional partial lookup tables to produce an output value.

Classes IPC  ?

  • H04L 25/03 - Réseaux de mise en forme pour émetteur ou récepteur, p.ex. réseaux de mise en forme adaptatifs
  • H04L 25/49 - Circuits d'émission; Circuits de réception à au moins trois niveaux d'amplitude

25.

BUDGET-BASED TIME SLICE ASSIGNMENT FOR MULTIPLE VIRTUAL FUNCTIONS

      
Numéro d'application 18088962
Statut En instance
Date de dépôt 2022-12-27
Date de la première publication 2024-06-27
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Shen, Yuping
  • Zhang, Min
  • Jiang, Yinan
  • Cheng, Jeffrey G.

Abrégé

A host processing system assigns unequal time slices at a parallel processor to virtual functions based on profiles of applications executing at the virtual functions and an available budget of the parallel processor. The host processing system calculates a world switch cycle interval and assesses an available processing budget of the parallel processor. The available budget indicates the amount of graphics processing time the parallel processor has not yet allocated to virtual functions for each world switch cycle interval.

Classes IPC  ?

  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]

26.

LATENCY MEASUREMENT SYSTEM AND METHOD

      
Numéro d'application 18088935
Statut En instance
Date de dépôt 2022-12-27
Date de la première publication 2024-06-27
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Kolesnik, Gennadiy
  • Mironov, Mikhail

Abrégé

A client latency module generates a trigger event in response to an input event. The trigger event is inserted into an event queue to be sent to a content provider system. A stream including a plurality of images, audio data, or both, is received from the content provider system. A trigger event response generated in response to the trigger event is identified from the stream. A stream latency is determined by comparing a time corresponding to the trigger event with a time corresponding to the trigger event response. As a result, a single timer is used to measure latency of a streaming solution.

Classes IPC  ?

  • H04N 21/438 - Interfaçage de la voie descendante du réseau de transmission provenant d'un serveur, p.ex. récupération de paquets MPEG d'un réseau IP
  • H04N 21/442 - Surveillance de procédés ou de ressources, p.ex. détection de la défaillance d'un dispositif d'enregistrement, surveillance de la bande passante sur la voie descendante, du nombre de visualisations d'un film, de l'espace de stockage disponible dans l

27.

MULTI-LEVEL SCHEDULING FOR IMPROVED QUALITY OF SERVICE

      
Numéro d'application US2023085176
Numéro de publication 2024/137835
Statut Délivré - en vigueur
Date de dépôt 2023-12-20
Date de publication 2024-06-27
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Abdelkhalek, Ahmed M.
  • Zhang, Rutao
  • Zhang, Min
  • Jiang, Yinan
  • Cheng, Jeffrey
  • Shen, Yuping
  • Mironov, Mikhail

Abrégé

A parallel processor (115) is configured to enforce job limits for virtual functions (210, 211, 212, 213) to facilitate an expected quality of service for each of the virtual functions assigned to a virtual machine (220, 221, 222, 223) executing at the processing unit. A scheduler (230) schedules well-behaving virtual functions prior to badly-behaving virtual functions to prevent badly-behaving virtual functions from consuming a disproportionate share of hardware resources, thereby mitigating an impact of the badly-behaving virtual functions on the quality of service of the well-behaving virtual functions.

Classes IPC  ?

  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption
  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

28.

MULTI-LEVEL SCHEDULING FOR IMPROVED QUALITY OF SERVICE

      
Numéro d'application 18085902
Statut En instance
Date de dépôt 2022-12-21
Date de la première publication 2024-06-27
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Abdelkhalek, Ahmed M.
  • Zhang, Rutao
  • Zhang, Min
  • Jiang, Yinan
  • Cheng, Jeffrey G.
  • Shen, Yuping
  • Mironov, Mikhail

Abrégé

A parallel processor is configured to enforce job limits for virtual functions to facilitate an expected quality of service for each of the virtual functions assigned to a virtual machine executing at the processing unit. A scheduler schedules well-behaving virtual functions prior to badly-behaving virtual functions to prevent badly-behaving virtual functions from consuming a disproportionate share of hardware resources, thereby mitigating an impact of the badly-behaving virtual functions on the quality of service of the well-behaving virtual functions.

Classes IPC  ?

  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

29.

JOB SUBMISSION ALIGNMENT WITH WORLD SWITCH

      
Numéro d'application 18088955
Statut En instance
Date de dépôt 2022-12-27
Date de la première publication 2024-06-27
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Shen, Yuping
  • Zhang, Min
  • Jiang, Yinan
  • Cheng, Jeffrey G.

Abrégé

A processing system aligns rendering timing of an application executing at a guest virtual function to world switch timing of a host virtual machine. The host virtual machine sets a world switch interval based on a number of virtual functions (VFs) that share the parallel processor and a target maximum frame rate. The processing system delays submission of jobs for a VF to the parallel processor by an offset with respect to the world switch timing to ensure that the application starts generating a job for the parallel processor before the VF gains a time slice so the job will be ready for the parallel processor when the VF gains the time slice.

Classes IPC  ?

  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

30.

TRAVERSING MULTIPLE REGIONS OF A BOUNDING VOLUME HIERARCHY IN PARALLEL

      
Numéro d'application 18089442
Statut En instance
Date de dépôt 2022-12-27
Date de la première publication 2024-06-27
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Pankratz, David William John
  • Skinner, Daniel James
  • Livesley, Michael John

Abrégé

An implementation comprises traversing a bounding volume hierarchy for each ray of a plurality of rays concurrently using a plurality of execution items. In response to determining that a first execution item of the plurality of execution items is finished traversing the bounding volume hierarchy for a first ray of the plurality rays, the embodiment causes the first execution item to traverse the bounding volume hierarchy for a second ray of the plurality of rays while a second execution item of the plurality of execution items traverses the bounding volume hierarchy for the second ray. And the embodiment comprises initiating side-effects with the first and second execution items in an order indicated by the bounding volume hierarchy.

Classes IPC  ?

31.

BUFFER DISPLAY DATA IN A CHIPLET ARCHITECTURE

      
Numéro d'application 18146811
Statut En instance
Date de dépôt 2022-12-27
Date de la première publication 2024-06-27
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Phan, Gia Tung
  • Jain, Ashish
  • Yang, Shang

Abrégé

An apparatus and method for efficiently managing power consumption among multiple, replicated functional blocks of an integrated circuit. An integrated circuit includes multiple, replicated functional blocks that use separate power domains. Data of a given type is stored in an interleaved manner among at least two of the multiple functional blocks. In one implementation, a prior static allocation determines that only a subset of the functional blocks store the data of the given type. In another implementation, each of the functional blocks stores the data of the given type, and when an idle state has occurred, data of the given type is moved between the multiple functional blocks until one or more functional blocks no longer store data of the given type. When a transition to the idle state has occurred, the functional blocks that do not store the data of the given type are transitioned to a sleep state.

Classes IPC  ?

  • G06F 1/3296 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par diminution de la tension d’alimentation ou de la tension de fonctionnement
  • G06F 12/0875 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p.ex. mémoires cache avec mémoire cache dédiée, p.ex. instruction ou pile
  • G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline
  • G06T 1/60 - Gestion de mémoire

32.

THROUGH-MAGNETIC INDUCTOR

      
Numéro d'application 18478416
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2024-06-27
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Spurney, Robert Grant
  • Pfeiffenberger, Alexander Helmut
  • Boyapati, Sri Ranga Sai
  • Kulkarni, Deepak Vasant

Abrégé

The disclosed inductor includes a magnetic material surrounding a conductive core. The magnetic material and conductive core can be embedded in a substrate. The magnetic material and conductive core can be formed in the substrate, using a magnetic composite material. Various other systems and methods are also disclosed.

Classes IPC  ?

  • H01F 17/00 - Inductances fixes du type pour signaux
  • H01F 17/04 - Inductances fixes du type pour signaux avec noyau magnétique
  • H01F 27/255 - Noyaux magnétiques fabriqués à partir de particules

33.

PIXEL ADAPTIVE BLUE LIGHT REDUCTION

      
Numéro d'application 18089466
Statut En instance
Date de dépôt 2022-12-27
Date de la première publication 2024-06-27
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s) Lachine, Vladimir

Abrégé

A method of shifting a color temperature of an image on a display is provided which comprises, for each pixel of the image, converting red, green and blue (RGB) components of the pixel in a non-linear light space to hue, saturation, and value (HSV) components of the pixels in an HSV color space, calculating a color temperature shift for the pixel based on the HSV components of the pixel, converting the RGB components of the pixel in the non-linear light space to RGB components of the pixel in a linear light space, modifying the RGB components of the pixel in the linear light space and converting the modified RGB components of the pixel in the linear light space to modified RGB components of the pixel in the non-linear light space.

Classes IPC  ?

  • G09G 3/20 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p.ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice

34.

BOX SPLITTING FOR BOUNDING VOLUME HIERARCHIES

      
Numéro d'application 18081422
Statut En instance
Date de dépôt 2022-12-14
Date de la première publication 2024-06-20
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Pankratz, David William John
  • Mcallister, David Kirk
  • Skinner, Daniel James
  • Livesley, Michael John
  • Oldcorn, David Ronald

Abrégé

A technique for performing ray tracing operations is provided. The technique includes, testing a plurality of bounding boxes for intersection with a ray in parallel, wherein the plurality of bounding boxes are specified by a plurality of box data items of a parent box node of a bounding volume hierarchy; determining that, for a first child node that is pointed to by a two or more node pointers specified by two or more box data items of the plurality of box data items, at least one bounding box specified by the two or more box data items is intersected by the ray; and in response to the determining, traversing to the first child node.

Classes IPC  ?

35.

GRAPHICS AND COMPUTE API EXTENSION FOR CACHE AUTO TILING

      
Numéro d'application 18085356
Statut En instance
Date de dépôt 2022-12-20
Date de la première publication 2024-06-20
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Riguer, Guennadi
  • Satterthwaite, Mark
  • Lukacs, Jeremy
  • Chen, Zhuo
  • Thomas, Gareth Havard

Abrégé

A processing device and a method of auto-tiled workload processing is provided. The processing device includes memory and a processor. The processor is configured to store instructions for operations to be executed on an image to be divided into a plurality of tiles, store information associated with the operations, select one of the operations for execution and execute an auto-tiling plan for the operation based on the information associated with the operations. The auto-tiling plan comprises, for example, determining a number of tiles used to divide the image and determining a size of one or more of the tiles of the image.

Classes IPC  ?

  • G06T 1/60 - Gestion de mémoire
  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption
  • G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline

36.

MULTI-ADDRESS SPACE COLLECTIVES ENGINE

      
Numéro d'application 18478911
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2024-06-20
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Wong, Benjamin
  • Ng, Philip

Abrégé

The disclosed device includes a collectives engine that can offload collectives communications of multiple nodes and perform collective operations. The collectives engine can manage a direct mapping scheme of local memories of the nodes for access by the collectives engine. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

37.

BOUNDING VOLUME HIERARCHY LEAF NODE COMPRESSION

      
Numéro d'application US2023081422
Numéro de publication 2024/129362
Statut Délivré - en vigueur
Date de dépôt 2023-11-28
Date de publication 2024-06-20
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Pankratz, David William John
  • Oldcorn, David Ronald
  • Skinner, Daniel James
  • Livesley, Michael John
  • Mcallister, David Kirk

Abrégé

A technique for performing ray tracing operations is provided. The technique includes identifying triangles to include in a compressed triangle block; storing data common to the identified triangles as common data of the compressed triangle block; and storing data unique to the identified triangles as unique data of the compressed triangle block.

Classes IPC  ?

38.

BOUNDING VOLUME HIERARCHY LEAF NODE COMPRESSION

      
Numéro d'application 18081387
Statut En instance
Date de dépôt 2022-12-14
Date de la première publication 2024-06-20
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Pankratz, David William John
  • Oldcorn, David Ronald
  • Skinner, Daniel James
  • Livesley, Michael John
  • Mcallister, David Kirk

Abrégé

A technique for performing ray tracing operations is provided. The technique includes identifying triangles to include in a compressed triangle block; storing data common to the identified triangles as common data of the compressed triangle block; and storing data unique to the identified triangles as unique data of the compressed triangle block.

Classes IPC  ?

39.

INTERSECTABLE INSTANCE NODES FOR RAY TRACING ACCELERATION STRUCTURE NODES

      
Numéro d'application 18081407
Statut En instance
Date de dépôt 2022-12-14
Date de la première publication 2024-06-20
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Pankratz, David William John
  • Mcallister, David Kirk
  • Oldcorn, David Ronald
  • Livesley, Michael John
  • Skinner, Daniel James

Abrégé

A technique for performing ray tracing operations is provided. The technique includes, in a first iteration of a ray traversal technique, traversing to an instance node of a bounding volume hierarchy; in a second iteration of the ray traversal technique that is subsequent to the first iteration, transforming a ray based on an instance transform of the instance node to generate a transformed ray; and in the second iteration, performing a ray-box intersection test for box node data of the instance node based on the transformed ray.

Classes IPC  ?

40.

SYSTEMS AND METHODS FOR CHIPLET SYNCHRONIZATION

      
Numéro d'application 18082882
Statut En instance
Date de dépôt 2022-12-16
Date de la première publication 2024-06-20
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Greathouse, Joseph L.
  • Smith, Alan D.
  • Asaro, Anthony
  • Christidis, Kostantinos Danny
  • Ashkar, Alexander Fuad
  • Nemlekar, Milind N.

Abrégé

The disclosed computer-implemented method can include reaching, by a chiplet involved in carrying out an operation for a process, a synchronization barrier. The method can additionally include receiving, by the chiplet, dedicated control messages pushed to the chiplet by other chiplets involved in carrying out the operation for the process, wherein the dedicated control messages are pushed over a control network by the other chiplets. The method can also include advancing, by the chiplet, the synchronization barrier in response to receipt of the dedicated control messages. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

  • G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
  • G06F 9/52 - Synchronisation de programmes; Exclusion mutuelle, p.ex. au moyen de sémaphores

41.

METHOD AND APPARATUS FOR MANAGING MEMORY

      
Numéro d'application 18083306
Statut En instance
Date de dépôt 2022-12-16
Date de la première publication 2024-06-20
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Lu, Lu
  • Asaro, Anthony
  • Jiang, Yinan

Abrégé

A method and apparatus of managing memory includes storing a first memory page at a shared memory location in response to the first memory page including data shared between a first virtual machine and a second virtual machine. A second memory page is stored at a memory location unique to the first virtual machine in response to the second memory page including data unique to the first virtual machine. The first memory page is accessed by the first virtual machine and the second virtual machine, and the second memory page is accessed by the first virtual machine and not the second virtual machine.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

42.

Accessing Multiple Physical Partitions of a Hardware Device

      
Numéro d'application 18066155
Statut En instance
Date de dépôt 2022-12-14
Date de la première publication 2024-06-20
Propriétaire
  • Advanced Micro Devices, Inc (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Lu, Lu
  • Asaro, Anthony
  • Phan, Gia Tung
  • Cheng, Gongxian
  • Ng, Philip
  • Jiang, Yinan
  • Kuehling, Felix

Abrégé

In a computing device, a hardware device (e.g., a parallel accelerated processor or graphics processing unit) is coupled to a bus, such as a peripheral component interconnect express (PCIe) bus. The hardware device supports physical partitioning that allows physical resources of the hardware device to be separated into different partitions. Examples of such physical resources include engine resources (e.g., compute resources, direct memory access resources), memory resources (e.g., random access memory), and so forth. Each physical partition is mapped to a physical function that is exposed to a host on the computing device in a manner that is compliant with the bus protocol, allowing software to access the physical partition in a conventional manner based on the bus protocol.

Classes IPC  ?

  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
  • G06F 9/54 - Communication interprogramme

43.

ACCESSING MULTIPLE PHYSICAL PARTITIONS OF A HARDWARE DEVICE

      
Numéro d'application US2023081297
Numéro de publication 2024/129356
Statut Délivré - en vigueur
Date de dépôt 2023-11-28
Date de publication 2024-06-20
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Lu, Lu
  • Asaro, Anthony
  • Phan, Gia Tung
  • Cheng, Gongxian
  • Ng, Philip
  • Jiang, Yinan
  • Kuehling, Felix

Abrégé

In a computing device, a hardware device (e.g., a parallel accelerated processor or graphics processing unit) is coupled to a bus, such as a peripheral component interconnect express (PCIe) bus. The hardware device supports physical partitioning that allows physical resources of the hardware device to be separated into different partitions. Examples of such physical resources include engine resources (e.g., compute resources, direct memory access resources), memory resources (e.g., random access memory), and so forth. Each physical partition is mapped to a physical function that is exposed to a host on the computing device in a manner that is compliant with the bus protocol, allowing software to access the physical partition in a conventional manner based on the bus protocol.

Classes IPC  ?

  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
  • G06F 13/42 - Protocole de transfert pour bus, p.ex. liaison; Synchronisation

44.

SYSTEMS AND METHODS FOR CHIPLET SYNCHRONIZATION

      
Numéro d'application US2023084300
Numéro de publication 2024/130125
Statut Délivré - en vigueur
Date de dépôt 2023-12-15
Date de publication 2024-06-20
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Greathouse, Joseph L.
  • Smith, Alan D.
  • Asaro, Anthony
  • Christidis, Kostantinos Danny
  • Ashkar, Alexander Fuad
  • Nemlekar, Milind N

Abrégé

The disclosed computer-implemented method can include reaching, by a chiplet involved in carrying out an operation for a process, a synchronization barrier. The method can additionally include receiving, by the chiplet, dedicated control messages pushed to the chiplet by other chiplets involved in carrying out the operation for the process, wherein the dedicated control messages are pushed over a control network by the other chiplets. The method can also include advancing, by the chiplet, the synchronization barrier in response to receipt of the dedicated control messages. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
  • G06F 9/38 - Exécution simultanée d'instructions
  • G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
  • G06F 15/173 - Communication entre processeurs utilisant un réseau d'interconnexion, p.ex. matriciel, de réarrangement, pyramidal, en étoile ou ramifié

45.

CONTINUITY OF SERVICE FOR VIRTUALIZED DEVICE AFTER RESUMPTION FROM HIBERNATION

      
Numéro d'application IB2023062338
Numéro de publication 2024/127177
Statut Délivré - en vigueur
Date de dépôt 2023-12-07
Date de publication 2024-06-20
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Yu, Yuexiang
  • Li, Wan Quan
  • Zhang, Bokun
  • Zhang, Min
  • Chan, Hing Pong

Abrégé

A technique for operating an auxiliary processing device is provided. The technique includes based on a first request specifying a handle received from a client, requesting work be performed via a first auxiliary processing device mapped to the handle; responsive to restoration from hibernation, updating a mapping for the handle to refer to a second auxiliary processing device; and based on a second request specifying the handle received from the client, requesting work be performed via the second auxiliary processing device.

Classes IPC  ?

  • G06F 9/44 - Dispositions pour exécuter des programmes spécifiques
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
  • G06F 9/4401 - Amorçage

46.

SERVER-SIDE FRAME RENDER TIMING DELAY TO REDUCE CLIENT-SIDE FRAME PRESENT DELAY

      
Numéro d'application 18078603
Statut En instance
Date de dépôt 2022-12-09
Date de la première publication 2024-06-13
Propriétaire
  • ATI TECHNOLOGIES ULC (Canada)
  • ADVANCED MICRO DEVICES INC. (USA)
Inventeur(s)
  • Shen, Yuping
  • Zhang, Min

Abrégé

In a cloud gaming system or other remote video streaming system, a client device and a server coordinate to introduce an adjustable delay in the frame start timing in the frame rendering pipeline at the server to reducing vertical synchronization (VSYNC) presentation latency, and thus reduce overall frame latency. In implementations, the coordination between the client device and the server includes the client device observing the current VSYNC presentation latencies in recently processed video frames reporting this observed VSYNC presentation latency to the server. The server uses this feedback to determine a frame start delay that is then used to introduce a frame start shift for an upcoming frame and subsequent frames, thereby shifting the server rendering and encoding pipeline back so that the resulting video frames are made available to present at the client device closer to their respective VSYNC signal assertions.

Classes IPC  ?

  • H04N 21/262 - Ordonnancement de la distribution de contenus ou de données additionnelles, p.ex. envoi de données additionnelles en dehors des périodes de pointe, mise à jour de modules de logiciel, calcul de la fréquence de transmission de carrousel, retardement d
  • H04N 19/164 - Retour d’information en provenance du récepteur ou du canal de transmission
  • H04N 19/172 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant une image, une trame ou un champ
  • H04N 21/658 - Transmission du client vers le serveur

47.

CONTINUITY OF SERVICE FOR VIRTUALIZED DEVICE AFTER RESUMPTION FROM HIBERNATION

      
Numéro d'application 18080588
Statut En instance
Date de dépôt 2022-12-13
Date de la première publication 2024-06-13
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Yu, Yuexiang
  • Li, Wan Quan
  • Zhang, Bokun
  • Zhang, Min
  • Chan, Hing Pong

Abrégé

A technique for operating an auxiliary processing device is provided. The technique includes based on a first request specifying a handle received from a client, requesting work be performed via a first auxiliary processing device mapped to the handle; responsive to restoration from hibernation, updating a mapping for the handle to refer to a second auxiliary processing device; and based on a second request specifying the handle received from the client, requesting work be performed via the second auxiliary processing device.

Classes IPC  ?

  • G06F 9/4401 - Amorçage
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

48.

PLANE-BASED SCREEN CAPTURE

      
Numéro d'application 18080173
Statut En instance
Date de dépôt 2022-12-13
Date de la première publication 2024-06-13
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Shen, Yuping
  • Zhang, Min

Abrégé

A request is received from an application to present content generated by the application in an overlay plane of a multi-plane display system. Responsive to determining that current system resources support presentation of the generated content in the overlay plane, frames of the generated content are displayed in the overlay plane and captured directly from the overlay plane such that the captured frames may be provided to one or more remote client computing systems independently of frames captured from one or more additional overlay planes and from an underlying composited desktop layer. Identifiers of prioritized applications may be maintained based on user preferences to determine specific applications for which generated content is enabled for display via overlay plane.

Classes IPC  ?

  • G09G 5/14 - Affichage de fenêtres multiples
  • G09G 5/36 - Dispositions ou circuits de commande de l'affichage communs à l'affichage utilisant des tubes à rayons cathodiques et à l'affichage utilisant d'autres moyens de visualisation caractérisés par l'affichage de dessins graphiques individuels en utilisant une mémoire à mappage binaire
  • H04L 67/1095 - Réplication ou mise en miroir des données, p.ex. l’ordonnancement ou le transport pour la synchronisation des données entre les nœuds du réseau

49.

MULTIPLE PROCESSES SHARING GPU MEMORY OBJECTS

      
Numéro d'application 18064170
Statut En instance
Date de dépôt 2022-12-09
Date de la première publication 2024-06-13
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Huang, Anzhong
  • Jian, Zhengsan
  • Jiang, Yinan

Abrégé

An apparatus and method for efficiently executing multiple processes by reducing an amount of memory usage of the processes. In various implementations, a computing system includes a first processor and a second processor that support parallel data applications stored on a remote server that provides cloud computing services to multiple users. The first processor creates multiple processes, referred to as “instances” in parallel computing platforms, for a particular application as users request to execute the application. When the first processor detects a function call of the application within a particular instance, the first processor searches for shareable data objects to be used by the second processor when executing the first instance of the function call, and frees data storage allocated to data objects that are already shared by one or more instances. Therefore, an amount of memory allocated for the multiple instances of the application is reduced.

Classes IPC  ?

50.

POWER MANAGEMENT OF CHIPLETS WITH VARYING PERFORMANCE

      
Numéro d'application 18065313
Statut En instance
Date de dépôt 2022-12-13
Date de la première publication 2024-06-13
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Kushnir, Stephen
  • Sundaram, Sriram
  • Poirier, Christopher Allan

Abrégé

An apparatus and method for efficiently managing performance among replicated modules of an integrated circuit despite manufacturing variations across semiconductor dies. An integrated circuit includes a first module with a first partition of multiple dies that share at least a same first power rail. The integrated circuit also includes a second module with a second partition of multiple dies that share at least a same second power rail different from the first power rail. The dies within partitions have differences in circuit parameters within a threshold such that the dies can be placed in a same first bin. The dies in different partitions belong to different bins. A power manager initially assigns the same operating parameters to the first partition and the second partition, but adjusts the operating parameters based on detection of the different circuit behavior due to manufacturing variations between the first partition and the second partition.

Classes IPC  ?

  • G06F 1/3296 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par diminution de la tension d’alimentation ou de la tension de fonctionnement
  • G06F 1/3228 - Surveillance d’exécution de tâches, p.ex. par utilisation de temporisations d’attente, de commandes d’arrêt ou de commandes d’attente
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe

51.

QUANTIZATION-AWARE TRAINING WITH NUMERICAL OVERFLOW AVOIDANCE FOR NEURAL NETWORKS

      
Numéro d'application 18065393
Statut En instance
Date de dépôt 2022-12-13
Date de la première publication 2024-06-13
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Colbert, Ian Charles
  • Saeedi, Mehdi
  • Ramachandran, Arun Coimbatore
  • Ramasamy, Chandra Kumar
  • Sines, Gabor
  • Raghavendra, Prakash Sathyanath
  • Pappalardo, Alessandro

Abrégé

An apparatus and method for efficiently creating less computationally intensive nodes for a neural network. In various implementations, a computing system includes a memory that stores multiple input data values for training a neural network, and a processor. Rather than determine a bit width P of an integer accumulator of a node of the neural network based on bit widths of the input data values and corresponding weight values, the processor selects the bit width P during training. The processor adjusts the magnitudes of the weight values during iterative stages of training the node such that an L1 norm value of the weight values of the node does not exceed a corresponding weight magnitude limit.

Classes IPC  ?

52.

JOB LIMIT ENFORCEMENT FOR IMPROVED MULTITENANT QUALITY OF SERVICE

      
Numéro d'application 18072818
Statut En instance
Date de dépôt 2022-12-01
Date de la première publication 2024-06-06
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Abdelkhalek, Ahmed M.
  • Zhang, Rutao
  • Zhang, Bokun
  • Zhang, Min
  • Jiang, Yinan
  • Cheng, Jeffrey G.

Abrégé

Systems and methods are provided related to a scheduler to receive a job request from a virtual function associated with a tenant for execution by at least one processing unit. The scheduler validates the job request in accordance with one or more defined restrictions associated with the tenant and, responsive to successful validation, provides the job request for execution by the processing unit via one or more physical functions associated with the processing unit. In certain embodiments, multi-level enforcement of the defined restrictions are provided via user-mode and kernel-mode drivers associated with the virtual function that are also enabled to validate job requests based on the defined restrictions.

Classes IPC  ?

  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption
  • G06F 9/54 - Communication interprogramme

53.

SRAM COLUMN SLEEP CIRCUITS FOR LEAKAGE SAVINGS WITH RAPID WAKE

      
Numéro d'application 18059360
Statut En instance
Date de dépôt 2022-11-28
Date de la première publication 2024-05-30
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Singh, Sahilpreet
  • Beshay, Peter Louiz Rezk
  • Schreiber, Russell

Abrégé

An apparatus and method for efficiently designing memory arrays in semiconductor dies. In various implementations, a memory array utilizes wake pre-charge circuitry to reduce both leakage current and a transition from an idle state. When control circuitry of the memory array determines that there are no upcoming memory accesses, it disables bit line pre-charge circuitry of columns of the array. The control circuitry enables wake pre-charge circuitry to charge the bit lines to an idle voltage level equal to a difference between the power supply voltage level and a threshold voltage of a transistor. When the control circuitry determines a memory access is pending, the control circuitry transitions the memory array to an active state. Both the amount of voltage difference and the resulting latency to charge the bit lines from the idle voltage level to the power supply reference voltage level are small.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

54.

TEXTURE DECOMPRESSION TECHNIQUES

      
Numéro d'application 18437997
Statut En instance
Date de dépôt 2024-02-09
Date de la première publication 2024-05-30
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Iourcha, Konstantine
  • Pomianowski, Andrew S.C.

Abrégé

A system and method for texture decompression is described. The method comprises receiving a compressed texture block including two or more disjoint subsets of data and decompressing the compressed texture block. The decompressing includes decompressing each of the two or more disjoint subsets in the compressed texture block to form texels. The two or more disjoint subsets include a first disjoint subset having a first set of color endpoints and a first index value for a first texel, and a second disjoint subset having a second set of color endpoints.

Classes IPC  ?

  • H04N 19/426 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques - caractérisés par les détails de mise en œuvre ou le matériel spécialement adapté à la compression ou à la décompression vidéo, p.ex. la mise en œuvre de logiciels spécialisés caractérisés par les dispositions des mémoires utilisant des procédés de diminution de taille de mémoire
  • G06T 9/00 - Codage d'image
  • H04N 19/119 - Aspects de subdivision adaptative, p.ex. subdivision d’une image en blocs de codage rectangulaires ou non
  • H04N 19/154 - Qualité visuelle après décodage mesurée ou estimée de façon subjective, p.ex. mesure de la distorsion
  • H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant un bloc, p.ex. un macrobloc
  • H04N 19/182 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant un pixel
  • H04N 19/46 - Inclusion d’information supplémentaire dans le signal vidéo pendant le processus de compression
  • H04N 19/54 - Estimation de mouvement autre que basée sur les blocs utilisant des points ou des maillages caractéristiques
  • H04N 19/60 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant un codage par transformée
  • H04N 19/96 - Codage au moyen d'une arborescence, p.ex. codage au moyen d'une arborescence quadratique

55.

REMOTE DESKTOP COMPOSITION

      
Numéro d'application IB2023061760
Numéro de publication 2024/110875
Statut Délivré - en vigueur
Date de dépôt 2023-11-21
Date de publication 2024-05-30
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Cheng, Jeffrey G.

Abrégé

In response to a notification from one or more virtual machines (130, 150, 170), a host (110) with access to a physical function (120) of a virtualized display device (199) utilizes the physical function to directly access a frame memory (144, 164, 184) of the virtualized display device associated with the notifying virtual machine(s). The host generates a composited frame for display, via the virtualized display device or otherwise, by selecting rendered frames from one or more of the notifying virtual machines.

Classes IPC  ?

  • G06F 3/14 - Sortie numérique vers un dispositif de visualisation
  • G06F 9/451 - Dispositions d’exécution pour interfaces utilisateur
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

56.

AVOID REDUCED EFFECTIVE BANDWIDTH ON TRANSMISSION LINES IN THE PRESENCE OF CLOCK DOMAIN DIFFERENCES

      
Numéro d'application 18057710
Statut En instance
Date de dépôt 2022-11-21
Date de la première publication 2024-05-23
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Wang, Yanfeng
  • An, Shaofeng

Abrégé

An apparatus and method for efficiently routing power signals across a semiconductor die. In various implementations, a computing system includes transmitters sending data signals to receivers that support using a prefix to provide clock recovery and alignment of the input bit stream that arrives at the receivers. Based on when a decoder of a receiver receives the prefixes, the decoder determines which clock cycles to skip writing data into a buffer of data processing circuitry. Therefore, the decoder prevents overflow of this buffer when the rate of insertion is greater than the rate of removal for this buffer. In contrast, the transmitter continues to send data during each clock cycle, and accordingly, avoids reducing the effective bandwidth on transmission lines in the presence of clock domain differences between transmitter and receiver.

Classes IPC  ?

  • G06F 1/12 - Synchronisation des différents signaux d'horloge
  • G06F 1/08 - Générateurs d'horloge ayant une fréquence de base modifiable ou programmable

57.

ELECTRONICS ENCLOSURE AND EXPANSION CARD WITH COANDA VENT RIBS

      
Numéro d'application 18216503
Statut En instance
Date de dépôt 2023-06-29
Date de la première publication 2024-05-23
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Anwer, Ahmed Abdul Wadood
  • Yusufali, Jabir H.

Abrégé

A support bracket for an expansion card and an electronic enclosure are disclosed that have ribs formed between vent openings that promote improved airflow through the vent openings as compared to conventional stamped and deburred ribs.

Classes IPC  ?

  • H05K 7/14 - Montage de la structure de support dans l'enveloppe, sur cadre ou sur bâti

58.

REMOTE DESKTOP COMPOSITION

      
Numéro d'application 17992533
Statut En instance
Date de dépôt 2022-11-22
Date de la première publication 2024-05-23
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Cheng, Jeffrey G.

Abrégé

In response to a notification from one or more virtual machines, a host with access to a physical function of a virtualized display device utilizes the physical function to directly access a frame memory of the virtualized display device associated with the notifying virtual machine(s). The host generates a composited frame for display, via the virtualized display device or otherwise, by selecting rendered frames from one or more of the notifying virtual machines.

Classes IPC  ?

  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

59.

SYSTEMS AND METHODS FOR CONFIGURING FAN SPEEDS

      
Numéro d'application IB2023061079
Numéro de publication 2024/095206
Statut Délivré - en vigueur
Date de dépôt 2023-11-02
Date de publication 2024-05-10
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Yusufali, Jabir H.
  • Ebrahimi Khabbazi, Ali
  • Saceleanu, Cristian Andrei
  • Mahal, Jushwin Singh

Abrégé

The disclosed computer-implemented method for configuring fan speeds can include (i) measuring an air temperature at the air intake of a fan that cools a hardware processing unit of a computing device, (ii) adjusting a rotational speed for the fan based on the air temperature at the air intake of the fan and at least one additional parameter measured around the time of measuring the temperature of the air, and (iii) sending, to the fan, an instruction to rotate at the rotational speed. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

  • G06F 1/20 - Moyens de refroidissement
  • F04D 27/00 - Commande, p.ex. régulation, des pompes, des installations ou des systèmes de pompage spécialement adaptés aux fluides compressibles

60.

SYSTEMS AND METHODS FOR CONFIGURING FAN SPEEDS

      
Numéro d'application 17980377
Statut En instance
Date de dépôt 2022-11-03
Date de la première publication 2024-05-09
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Yusufali, Jabir H.
  • Ebrahimi Khabbazi, Ali
  • Saceleanu, Cristian Andrei
  • Mahal, Jushwin Singh

Abrégé

The disclosed computer-implemented method for configuring fan speeds can include (i) measuring an air temperature at the air intake of a fan that cools a hardware processing unit of a computing device, (ii) adjusting a rotational speed for the fan based on the air temperature at the air intake of the fan and at least one additional parameter measured around the time of measuring the temperature of the air, and (iii) sending, to the fan, an instruction to rotate at the rotational speed. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

  • H05K 7/20 - Modifications en vue de faciliter la réfrigération, l'aération ou le chauffage
  • F04D 27/00 - Commande, p.ex. régulation, des pompes, des installations ou des systèmes de pompage spécialement adaptés aux fluides compressibles

61.

FLIPPED VOLTAGE FOLLOWER LOW-DROPOUT REGULATOR WITH FREQUENCY COMPENSATION

      
Numéro d'application 17977289
Statut En instance
Date de dépôt 2022-10-31
Date de la première publication 2024-05-02
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Kathuria, Achal
  • Moiannou, Tom
  • Jayaraman, Pradeep
  • Gopalakrishnan, Karthik

Abrégé

A voltage regulator includes an input power supply node, an output regulated power supply node, a flipped voltage follower circuit, and a compensation capacitor. The flipped voltage follower circuit includes an output transistor configured as a common-source amplifier circuit. A source terminal of the output transistor is coupled to the input power supply node and a drain terminal of the output transistor is coupled to the output regulated power supply node. The flipped voltage follower circuit includes a folded cascode feedback circuit. The folded cascode feedback circuit includes a folding node. The folded cascode feedback circuit is configured to receive an output regulated voltage on the output regulated power supply node and to provide a feedback signal to a gate terminal of the output transistor. The compensation capacitor is coupled to the output regulated power supply node and the folding node.

Classes IPC  ?

  • G05F 1/575 - Régulation de la tension ou de l'intensité là où la variable effectivement régulée par le dispositif de réglage final est du type continu utilisant des dispositifs à semi-conducteurs en série avec la charge comme dispositifs de réglage final caractérisé par le circuit de rétroaction
  • G05F 1/565 - Régulation de la tension ou de l'intensité là où la variable effectivement régulée par le dispositif de réglage final est du type continu utilisant des dispositifs à semi-conducteurs en série avec la charge comme dispositifs de réglage final sensible à une condition du système ou de sa charge en plus des moyens sensibles aux écarts de la sortie du système, p.ex. courant, tension, facteur de puissance
  • H03F 3/45 - Amplificateurs différentiels

62.

SOFTWARE COMPILATION FOR NETWORKED PROCESSING SYSTEM

      
Numéro d'application 17978902
Statut En instance
Date de dépôt 2022-11-01
Date de la première publication 2024-05-02
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Stewart, Norman Vernon Douglas
  • Doctor, Mihir Shaileshbhai
  • Lin, Mingliang

Abrégé

A compilation technique is provided. The technique includes including a first instruction into a first executable for a first auxiliary processor, wherein the first instruction specifies execution by the first auxiliary processor; and including a second instruction into the first executable, wherein the second instruction targets resources that have affinity with the first auxiliary processor.

Classes IPC  ?

  • G06F 8/41 - Compilation
  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]

63.

PEAK POWER PACKAGE TRACKING

      
Numéro d'application 18050742
Statut En instance
Date de dépôt 2022-10-28
Date de la première publication 2024-05-02
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Samit, Amanullah
  • Srinivasan, Raman Madras
  • Dasgupta, Aniruddha

Abrégé

An apparatus and method for efficiently managing power consumption of multiple partitions of an integrated circuit. A processing unit includes multiple partitions, each assigned to operation parameters of a respective power domain. Each of the partitions is assigned to operating parameters of a respective power domain. A power manager accesses a total power consumption budget for the multiple partitions and sends corresponding assigned power limits to the multiple partitions. A particular partition calculates a corresponding measurement of power consumption as a weighted sum of sampled signals, and performs steps to reduce power consumption when the particular partition determines the corresponding measurement of power consumption exceeds a corresponding assigned power limit. The power manager updates the assigned power limits within a first time interval. The multiple partitions calculate the power consumption measurements and perform power reduction steps within a second time interval less than the first time interval.

Classes IPC  ?

  • G01R 31/28 - Test de circuits électroniques, p.ex. à l'aide d'un traceur de signaux

64.

HYBRID RENDER WITH DEFERRED PRIMITIVE BATCH BINNING

      
Numéro d'application 18402315
Statut En instance
Date de dépôt 2024-01-02
Date de la première publication 2024-04-25
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Mantor, Michael
  • Lefebvre, Laurent
  • Fowler, Mark
  • Kelley, Timothy
  • Alho, Mikko
  • Tuomi, Mika
  • Kallio, Kiia
  • Buss, Patrick Klas Rudolf
  • Komppa, Jari Antero
  • Tuomi, Kaj

Abrégé

A method, computer system, and a non-transitory computer-readable storage medium for performing primitive batch binning are disclosed. The method, computer system, and non-transitory computer-readable storage medium include techniques for generating a primitive batch from a plurality of primitives, computing respective bin intercepts for each of the plurality of primitives in the primitive batch, and shading the primitive batch by iteratively processing each of the respective bin intercepts computed until all of the respective bin intercepts are processed.

Classes IPC  ?

  • G06T 15/00 - Rendu d'images tridimensionnelles [3D]

65.

SHARING PACKAGE PINS IN A MULTI-CHIP MODULE (MCM)

      
Numéro d'application 18392072
Statut En instance
Date de dépôt 2023-12-21
Date de la première publication 2024-04-18
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Shen, Yulei
  • Huang, Tyrone Tung
  • Hong, Chen-Kuan

Abrégé

A semiconductor package includes multiple dies that share the same package pin. An output enable register provided on each die is used to select the die that drives an output to the shared pin. A hardware arbitration circuit ensures that two or more dies do not drive an output to the shared pin at the same time.

Classes IPC  ?

  • G06F 13/40 - Structure du bus
  • G06F 13/20 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie
  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe

66.

WIFI PACKET COALESCING

      
Numéro d'application 18194311
Statut En instance
Date de dépôt 2023-03-31
Date de la première publication 2024-04-11
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Holla, Ashwini Chandrashekhara
  • Paul, Indrani
  • Branover, Alexander J.
  • Moreira, Carlos Javier

Abrégé

The disclosed device for packet coalescing includes detecting a trigger condition for initiating packet coalescing of packet traffic and sending, to an endpoint device, a notification to start packet coalescing. The device can observe a status in response to starting the packet coalescing and report a performance of the packet coalescing. A system can include a controller that detects a trigger condition for packet coalescing and notifies an endpoint device via a notification register. The controller can read a status register to report, based on the read status, a packet coalescing performance. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

  • H04L 47/125 - Prévention de la congestion; Récupération de la congestion en équilibrant la charge, p.ex. par ingénierie de trafic
  • H04L 47/11 - Identification de la congestion

67.

WIFI PACKET COALESCING

      
Numéro d'application US2023076175
Numéro de publication 2024/077204
Statut Délivré - en vigueur
Date de dépôt 2023-10-06
Date de publication 2024-04-11
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Holla, Ashwini Chandrashekhara
  • Paul, Indrani
  • Branover, Alexander J.
  • Moreira, Carlos Javier

Abrégé

The disclosed device for packet coalescing includes detecting a trigger condition for initiating packet coalescing of packet traffic and sending, to an endpoint device, a notification to start packet coalescing. The device can observe a status in response to starting the packet coalescing and report a performance of the packet coalescing. A system can include a controller that detects a trigger condition for packet coalescing and notifies an endpoint device via a notification register. The controller can read a status register to report, based on the read status, a packet coalescing performance. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

  • H04L 47/43 - Assemblage ou désassemblage de paquets, p.ex. par segmentation et réassemblage [SAR]
  • H04L 43/08 - Surveillance ou test en fonction de métriques spécifiques, p.ex. la qualité du service [QoS], la consommation d’énergie ou les paramètres environnementaux

68.

On-Demand Regulation of Memory Bandwidth Utilization to Service Requirements of Display

      
Numéro d'application 17936809
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Yang, Shang
  • Lei, Jun
  • Phan, Gia Tung
  • Hall, Oswin
  • Tsien, Benjamin
  • Kamat, Narendra

Abrégé

Systems, apparatuses, and methods for prefetching data by a display controller. From time to time, a performance-state change of a memory are performed. During such changes, a memory clock frequency is changed for a memory subsystem storing frame buffer(s) used to drive pixels to a display device. During the performance-state change, memory accesses may be temporarily blocked. To sustain a desired quality of service for the display, a display controller is configured to prefetch data in advance of the performance-state change. In order to ensure the display controller has sufficient memory bandwidth to accomplish the prefetch, bandwidth reduction circuitry in clients of the system are configured to temporarily reduce memory bandwidth of corresponding clients.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

69.

OFF-CHIP MEMORY SHARED BY MULTIPLE PROCESSING NODES

      
Numéro d'application 17937292
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Austin, Michael John
  • Tikhostoup, Dmitri

Abrégé

An apparatus and method for efficiently managing performance among multiple integrated circuits in separate semiconductor chips. In various implementations, a computing system includes at least a first processing node and a second processing node. While processing tasks, the first processing node uses a first memory and the second processing node uses a second memory. A first communication channel transfers data between the first processing node and the second processing node. The first processing node accesses the second memory using a second communication channel different from the first communication channel and supports point-to-point communication. The second memory services access requests from the first and second processing nodes as the access requests are received while foregoing access conflict detection. The first processing node accesses the second memory after determining a particular amount of time has elapsed after reception of an indication from the second processing node specifying that a particular task has begun.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

70.

Quality-of-Service Partition Configuration

      
Numéro d'application 17955613
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Kwong, Tung Chuen
  • Tam, King Chiu
  • Subramaniam, Akila

Abrégé

A scheduler of an apparatus exposes an application programming interface (API) usable to specify quality-of-service (QoS) parameters, e.g., latency, throughput, and so forth. An application, for instance, specifies the QoS parameters for a workload to be processed using a hardware compute unit. The QoS parameters are employed by the scheduler as a basis to configure a partition within a hardware compute unit. The partition is configured such that processing resources that are available via the partition to process the workload comply with the specified quality-of-service.

Classes IPC  ?

  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]
  • G06F 9/54 - Communication interprogramme

71.

Selecting a Tiling Scheme for Processing Instances of Input Data Through a Neural Netwok

      
Numéro d'application 17957508
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Subramaniam, Akila
  • Liu, Ying
  • Kwong, Tung Chuen
  • Noguera, Juanjo

Abrégé

An electronic device uses a tiling scheme selected from among a set of tiling schemes for processing instances of input data through a neural network. Each of the tiling schemes is associated with a different arrangement of portions into which instances of input data are divided for processing in the neural network. In operation, processing circuitry in the electronic device acquires information about a neural network and properties of the processing circuitry. The processing circuitry then selects a given tiling scheme from among a set of tiling schemes based on the information. The processing circuitry next processes instances of input data in the neural network using the given tiling scheme. Processing each instance of input data in the neural network includes dividing the instance of input data into portions based on the given tiling scheme, separately processing each of the portions in the neural network, and combining the respective outputs to generate an output for the instance of input data.

Classes IPC  ?

  • G06K 9/62 - Méthodes ou dispositions pour la reconnaissance utilisant des moyens électroniques
  • G06N 3/04 - Architecture, p.ex. topologie d'interconnexion

72.

CNN SEAMLESS TILE PROCESSING FOR LOW-POWER INFERENCE ACCELERATOR

      
Numéro d'application 17957689
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Kwong, Tung Chuen
  • Liu, Ying
  • Subramaniam, Akila

Abrégé

Methods and devices are provided for processing image data on a sub-frame portion basis using layers of a convolutional neural network. The processing device comprises memory and a processor. The processor is configured to determine, for an input tile of an image, a receptive field via backward propagation and determine a size of the input tile based on the receptive field and an amount of local memory allocated to store data for the input tile. The processor determines whether the amount of local memory allocated to store the data of the input tile and padded data for the receptive field.

Classes IPC  ?

73.

Systems and methods for generating remedy recommendations for power and performance issues within semiconductor software and hardware

      
Numéro d'application 17958116
Numéro de brevet 11994939
Statut Délivré - en vigueur
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Date d'octroi 2024-05-28
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Mousazadeh, Mohammad Hamed
  • Patel, Arpit
  • Sines, Gabor
  • Irshad, Omer
  • Yu, Philippe John Louis
  • Yan, Zongjie
  • Colbert, Ian Charles

Abrégé

The disclosed computer-implemented method for generating remedy recommendations for power and performance issues within semiconductor software and hardware. For example, the disclosed systems and methods can apply a rule-based model to telemetry data to generate rule-based root-cause outputs as well as telemetry-based unknown outputs. The disclosed systems and methods can further apply a root-cause machine learning model to the telemetry-based unknown outputs to analyze deep and complex failure patterns with the telemetry-based unknown outputs to ultimately generate one or more root-cause remedy recommendations that are specific to the identified failure and the client computing device that is experiencing that failure.

Classes IPC  ?

  • G06F 11/07 - Réaction à l'apparition d'un défaut, p.ex. tolérance de certains défauts
  • G06N 20/00 - Apprentissage automatique

74.

REMOTE DISPLAY SYNCHRONIZATION TO PRESERVE LOCAL DISPLAY

      
Numéro d'application 17955651
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Cheng, Jeffrey G.
  • Shen, Yuping
  • Mironov, Mikhail
  • Zhang, Min

Abrégé

A remote display synchronization technique preserves the presence of a local display device for a remotely-rendered video stream. A server and a client device cooperate to dynamically determine a target frame rate for a stream of rendered frames suitable for the current capacities of the server and the client device and networking conditions. The server generates from this target frame rate a synchronization signal that serves as timing control for the rendering process. The client device may provide feedback to instigate a change in the target frame rate, and thus a corresponding change in the synchronization signal. In this approach, the rendering frame rate and the encoding frequency may be “synchronized” in a manner consistent with the capacities of the server, the network, and the client device, resulting in generation, encoding, transmission, decoding, and presentation of a stream of frames that mitigates missed encoding of frames while providing acceptable latency.

Classes IPC  ?

  • A63F 13/355 - Réalisation d’opérations pour le compte de clients ayant des capacités de traitement restreintes, p.ex. serveurs transformant une scène de jeu qui évolue en flux MPEG à transmettre à un téléphone portable ou à un client léger
  • A63F 13/358 - Adaptation du déroulement du jeu en fonction de la charge du réseau ou du serveur, p.ex. pour diminuer la latence due aux différents débits de connexion entre clients
  • H04N 19/132 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’élément, le paramètre ou la sélection affectés ou contrôlés par le codage adaptatif Échantillonnage, masquage ou troncature d’unités de codage, p.ex. ré-échantillonnage adaptatif, saut de trames, interpolation de trames ou masquage de coefficients haute fréquence de transformée

75.

SYNCHRONIZED LOW-POWER VIDEO PLAYBACK

      
Numéro d'application 17956601
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Chow, Wing-Chi
  • Chan, Yee Shun
  • Chorney, Nicholas James
  • Zhu, Minghua

Abrégé

A display processing device includes a display device interface and a processing unit. The processing is configured to transition at least a first component of the display processing system into a low-power state in response to an active region of a first video frame of a plurality of video frames having completed. A second component of the display processing device is configured to maintain a temporal count value corresponding to a current frame line of the plurality of video frames, and further to generate a first signal in response to the temporal count value corresponding to a first trigger value. The first signal causes the at least first component to transition out of the low-power state.

Classes IPC  ?

  • H04N 19/172 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant une image, une trame ou un champ
  • H04N 21/43 - Traitement de contenu ou données additionnelles, p.ex. démultiplexage de données additionnelles d'un flux vidéo numérique; Opérations élémentaires de client, p.ex. surveillance du réseau domestique ou synchronisation de l'horloge du décodeur; Intergiciel de client

76.

MULTI-PASS WRITEBACK WITH SINGLE-PASS DISPLAY CONSUMPTION

      
Numéro d'application 17957105
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Zhou, Jie
  • Chow, Wing-Chi

Abrégé

Techniques described herein allow multi-pass writeback processing of graphical frames (such as those having a high or ultrahigh resolution) to reduce bandwidth for display operations by, for example, splitting an input stream for processing by separate graphical pipelines as two or more spatially segmented portions. After receiving a graphical frame for processing, the graphical frame is spatially segmented into multiple portions. Each of the multiple portions is provided to a respective graphical pipeline of a plurality of graphical pipelines for processing. Each processed portion of the graphical frame is written substantially simultaneously to a corresponding portion of a system memory.

Classes IPC  ?

  • G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline
  • G06T 1/60 - Gestion de mémoire
  • G09G 3/20 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p.ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice
  • G09G 5/393 - Dispositions pour la mise à jour du contenu de la mémoire à mappage binaire

77.

METHOD AND SYSTEM FOR DISTRIBUTING KEYS

      
Numéro d'application US2023031098
Numéro de publication 2024/072591
Statut Délivré - en vigueur
Date de dépôt 2023-08-24
Date de publication 2024-04-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Stewart, Norman Vernon Douglas
  • Doctor, Mihir Shaileshbhai
  • Ahmed, Omar Fakhri
  • Jayanna, Hemaprabhu
  • Traver, John

Abrégé

A method and system for distributing keys in a key distribution system includes receiving a connection for communication from a first component. A determination is made whether the first component requires a key be generated and distributed. Based upon a security mode for the communication, the key generated and distributed to the first component.

Classes IPC  ?

  • G06F 21/57 - Certification ou préservation de plates-formes informatiques fiables, p.ex. démarrages ou arrêts sécurisés, suivis de version, contrôles de logiciel système, mises à jour sécurisées ou évaluation de vulnérabilité
  • H04L 9/08 - Répartition de clés

78.

Frequency/State Based Power Management Thresholds

      
Numéro d'application 17936740
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Yang, Shang

Abrégé

A system and method for determining power-performance state transition thresholds in a computing system. A processor comprises several functional blocks and a power manager. Each of the functional blocks produces data corresponding to an activity level associated with the respective functional block. The power manager determines activity levels of the functional blocks and compares the activity level of a given functional block to a threshold to determine if a power-performance state (P-state) transition is indicated. The threshold is determined in part on a current P-state of the given functional block. When the current P-state of the given functional block is relatively high, the threshold activity level to transition to a higher P-state is higher than it would be if the current P-state were relatively low. The power manager is further configured to determine the thresholds based in part on one or more of a type of circuit being monitored and a type of workload being executed.

Classes IPC  ?

  • G06F 1/3206 - Surveillance d’événements, de dispositifs ou de paramètres initiant un changement de mode d’alimentation

79.

POWER VIA WITH REDUCED RESISTANCE

      
Numéro d'application 17937313
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Schultz, Richard T.
  • Rowhani, Omid

Abrégé

An apparatus and method for efficiently routing power signals across a semiconductor die. In various implementations, an integrated circuit includes, at a first node that receives a power supply reference, a first micro through silicon via (TSV) that traverses through a silicon substrate layer to a backside metal layer. The integrated circuit includes, at a second node that receives the power supply reference, a second micro TSV that physically contacts at least one source region. The integrated circuit includes a first power rail that connects the first micro TSV to the second micro TSV. This power rail replaces contacts between the micro TSVs and a second power rail such as the frontside metal zero (M0) layer. Each of the first power rail, the second power rail, and the backside metal layer provides power connection redundancy that increases charge sharing, improves wafer yield, and reduces voltage droop.

Classes IPC  ?

  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p.ex. structures d'interconnexions enterrées
  • H01L 27/118 - Circuits intégrés à tranche maîtresse

80.

DYNAMIC NODE TRAVERSAL ORDER FOR RAY TRACING

      
Numéro d'application 17956567
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Pankratz, David William John
  • Shkurko, Konstantin I.

Abrégé

Devices and methods for node traversal for ray tracing are provided, which comprise casting a first ray in a space comprising objects represented by geometric shapes, traversing, for the first ray, at least one first node of an accelerated hierarchy structure representing an approximate volume of a group of the geometric shapes and a second node representing a volume of one of the geometric shapes, casting a second ray in the space, selecting, for the second ray, a starting node of traversal based on locations of intersection of the first ray and the second ray and an identifier which identifies one or more nodes intersected by the first ray and traversing, for the second ray, the accelerated hierarchy structure beginning at the starting node of traversal.

Classes IPC  ?

81.

METHOD AND APPARATUS FOR STORING KEYS

      
Numéro d'application 17956587
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (USA)
Inventeur(s)
  • Stewart, Norman Vernon Douglas
  • Doctor, Mihir Shaileshbhai
  • Ahmed, Omar Fakhri
  • Jayanna, Hemaprabhu
  • Traver, John

Abrégé

A method and apparatus for storing keys in a key storage block includes processing a key request. A first key is allocated based upon the key request. The first key is stored in the key storage block, wherein the first key is of a first size and includes a first rule.

Classes IPC  ?

82.

MEMORY ACCESS ENGINE

      
Numéro d'application 17957742
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Ahmed, Omar Fakhri
  • Stewart, Norman Vernon Douglas
  • Doctor, Mihir Shaileshbhai
  • Arbaugh, Jason Todd
  • Kamble, Milind Baburao
  • Ng, Philip
  • Liu, Xiaojian

Abrégé

A technique for servicing a memory request is disclosed. The technique includes obtaining permissions associated with a source and a destination specified by the memory request, obtaining a first set of address translations for the memory request, and executing operations for a first request, using the first set of address translations.

Classes IPC  ?

  • G06F 12/109 - Traduction d'adresses pour espaces adresse virtuels multiples, p.ex. segmentation

83.

LAST USE CACHE POLICY

      
Numéro d'application 17955888
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Mirza, Jimshed

Abrégé

A processor for implementing a last use cache policy is configured to access data in a portion of a cache, determine that the data in the portion of the cache is no longer needed, and mark the data in the portion of the cache as non-dirty responsive to the determining that the data in the portion of the cache is no longer needed. The marking of the data as non-dirty is indicative that the data in the portion of the cache is not to be evicted from the cache to a memory.

Classes IPC  ?

84.

REQUESTING POWER MANAGEMENT METRICS FOR A PARALLEL ACCELERATED PROCESSOR FOR A VIRTUAL FUNCTION

      
Numéro d'application 17957521
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Chander, Vignesh

Abrégé

A device includes one or more processors and one or more parallel accelerated processors. Additionally, a system management unit is configured to monitor the one or more parallel accelerated processors and to obtain one or more power management metrics for a parallel accelerated processor. A host driver included in the device is configured to receive a guest request for one or more power management metrics of the parallel accelerated processor from a virtual function of a virtual machine executing on the device, to transmit a host request for the one or more power management metrics from the host driver to the system management unit in response to receiving the guest request, to receive the one or more power management metrics from the system management unit at the host driver, and to transmit the one or more power management metrics from the host driver to the virtual machine.

Classes IPC  ?

  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

85.

REMOTE DISPLAY SYNCHRONIZATION TO PRESERVE LOCAL DISPLAY

      
Numéro d'application US2023033789
Numéro de publication 2024/072843
Statut Délivré - en vigueur
Date de dépôt 2023-09-27
Date de publication 2024-04-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Cheng, Jeffrey
  • Shen, Yuping
  • Mironov, Mikhail
  • Zhang, Min

Abrégé

A remote display synchronization technique preserves the presence of a local display device for a remotely-rendered video stream. A server and a client device cooperate to dynamically determine a target frame rate for a stream of rendered frames suitable for the current capacities of the server and the client device and networking conditions. The server generates from this target frame rate a synchronization signal that serves as timing control for the rendering process. The client device may provide feedback to instigate a change in the target frame rate, and thus a corresponding change in the synchronization signal. In this approach, the rendering frame rate and the encoding frequency may be "synchronized" in a manner consistent with the capacities of the server, the network, and the client device, resulting in generation, encoding, transmission, decoding, and presentation of a stream of frames that mitigates missed encoding of frames while providing acceptable latency.

Classes IPC  ?

  • H04N 21/242 - Procédés de synchronisation, p.ex. traitement de références d'horloge de programme [PCR]
  • H04N 21/2662 - Contrôle de la complexité du flux vidéo, p.ex. en mettant à l'échelle la résolution ou le débit binaire du flux vidéo en fonction des capacités du client
  • H04N 21/24 - Surveillance de procédés ou de ressources, p.ex. surveillance de la charge du serveur, de la bande passante disponible ou des requêtes effectuées sur la voie montante
  • G06N 3/08 - Méthodes d'apprentissage

86.

ON-DEMAND REGULATION OF MEMORY BANDWIDTH UTILIZATION TO SERVICE REQUIREMENTS OF DISPLAY

      
Numéro d'application US2023073925
Numéro de publication 2024/073231
Statut Délivré - en vigueur
Date de dépôt 2023-09-12
Date de publication 2024-04-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Yang, Shang
  • Lei, Jun
  • Phan, Gia Tung
  • Hall, Oswin
  • Tsien, Benjamin
  • Kamat, Narendra

Abrégé

Systems, apparatuses, and methods for prefetching data by a display controller are proposed. From time to time, a performance-state change of a memory is performed. During such changes, a memory clock frequency is changed for a memory subsystem (220) storing frame buffer(s) (230) used to drive pixels to a display device (250). During the performance-state change, memory accesses may be temporarily blocked. To sustain a desired quality of service for the display, a display controller (150) is configured to prefetch data in advance of the performance-state change. In order to ensure the display controller has sufficient memory bandwidth to accomplish the prefetch, bandwidth reduction circuitry (112A, 112N) in clients (205) of the system are configured to temporarily reduce memory bandwidth of corresponding clients.

Classes IPC  ?

  • G09G 5/00 - Dispositions ou circuits de commande de l'affichage communs à l'affichage utilisant des tubes à rayons cathodiques et à l'affichage utilisant d'autres moyens de visualisation
  • G06F 1/324 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par réduction de la fréquence d’horloge
  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise
  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
  • G06F 12/0862 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p.ex. mémoires cache avec pré-lecture
  • G09G 5/393 - Dispositions pour la mise à jour du contenu de la mémoire à mappage binaire
  • G11C 7/22 - Circuits de synchronisation ou d'horloge pour la lecture-écriture [R-W]; Générateurs ou gestion de signaux de commande pour la lecture-écriture [R-W]
  • G09G 5/395 - Dispositions spécialement adaptées pour le transfert du contenu de la mémoire à mappage binaire vers l'écran

87.

SYSTEMS AND METHODS FOR GENERATING REMEDY RECOMMENDATIONS FOR POWER AND PERFORMANCE ISSUES WITHIN SEMICONDUCTOR SOFTWARE AND HARDWARE

      
Numéro d'application US2023075470
Numéro de publication 2024/073634
Statut Délivré - en vigueur
Date de dépôt 2023-09-29
Date de publication 2024-04-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Mousazadeh, Mohammad Hamed
  • Patel, Arpit
  • Sines, Gabor
  • Irshad, Omer
  • Yu, Philippe John Louis
  • Yan, Zongjie
  • Colbert, Ian Charles

Abrégé

The disclosed computer-implemented method for generating remedy recommendations for power and performance issues within semiconductor software and hardware. For example, the disclosed systems and methods can apply a rule-based model to telemetry data to generate rule-based root-cause outputs as well as telemetry-based unknown outputs. The disclosed systems and methods can further apply a root-cause machine learning model to the telemetry-based unknown outputs to analyze deep and complex failure patterns with the telemetry-based unknown outputs to ultimately generate one or more root-cause remedy recommendations that are specific to the identified failure and the client computing device that is experiencing that failure.

Classes IPC  ?

  • G06F 11/07 - Réaction à l'apparition d'un défaut, p.ex. tolérance de certains défauts
  • G06F 11/22 - Détection ou localisation du matériel d'ordinateur défectueux en effectuant des tests pendant les opérations d'attente ou pendant les temps morts, p.ex. essais de mise en route
  • G06F 11/34 - Enregistrement ou évaluation statistique de l'activité du calculateur, p.ex. des interruptions ou des opérations d'entrée–sortie
  • G06F 21/31 - Authentification de l’utilisateur
  • G06N 20/00 - Apprentissage automatique

88.

Leveraging an Adaptive Oscillator for Fast Frequency Changes

      
Numéro d'application 17935391
Statut En instance
Date de dépôt 2022-09-26
Date de la première publication 2024-03-28
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Dimitriadis, Sokratis
  • Oreifej, Rashad
  • Jain, Ashish
  • Wong, Joyce Cheuk Wai
  • Kao, Tzyy-Juin

Abrégé

Systems, apparatuses, and methods for managing power and performance in a computing system. A system management unit detects a condition indicating a change in a power-performance state of a given computing unit is indicated. In response to detecting the indication, the system management unit is configured to initiate a change to a frequency of a clock signal generated by an adaptive oscillator by changing a voltage supplied to the adaptive oscillator. The adaptive oscillator is configured to rapidly change a frequency of the clock signal generated in response to detecting a change in a droopy supply voltage of the adaptive oscillator. The new frequency generated by the adaptive oscillator is based in part on a difference between the droopy supply voltage and a regulated supply voltage of the adaptive oscillator.

Classes IPC  ?

  • H03K 5/00 - Transformation d'impulsions non couvertes par l'un des autres groupes principaux de la présente sous-classe
  • G05F 1/46 - Régulation de la tension ou de l'intensité là où la variable effectivement régulée par le dispositif de réglage final est du type continu
  • G06F 1/08 - Générateurs d'horloge ayant une fréquence de base modifiable ou programmable
  • H03K 5/159 - Applications des lignes à retard non couvertes par les sous-groupes précédents

89.

Memory Power Performance State Optimization During Image Display

      
Numéro d'application 17936345
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2024-03-28
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Phan, Gia Tung
  • Jain, Ashish
  • Patel, Chintan S.
  • Tsien, Benjamin
  • Lei, Jun
  • Yang, Shang
  • Hall, Oswin

Abrégé

Systems, apparatuses, and methods for prefetching data by a display controller. From time to time, a performance-state change of a memory are performed. During such changes, a memory clock frequency is changed for a memory subsystem storing frame buffer(s) used to drive pixels to a display device. During the performance-state change, memory accesses may be temporarily blocked. In order to reduce visual artifacts that may occur while the memory accesses are blocked, a memory subsystem includes a control circuit configured to enable a caching mode which caches display data provided to the display controller. Subsequent requests for display data from the display controller are then serviced using the cached data instead of accessing memory.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

90.

DIVERSIFIED VIRTUAL MEMORY

      
Numéro d'application 17954183
Statut En instance
Date de dépôt 2022-09-27
Date de la première publication 2024-03-28
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Stewart, Norman Vernon Douglas
  • Doctor, Mihir Shaileshbhai
  • Ahmed, Omar Fakhri

Abrégé

Systems and methods are disclosed for managing diversified virtual memory by an engine. Techniques disclosed include receiving one or more request messages, each request message including a job descriptor that specifies an operation to be performed on a respective virtual memory space, processing the job descriptors by generating one or more commands for transmission to one or more virtual memory managers, and transmitting the one or more commands to the one or more virtual memory managers (VMMs) for processing.

Classes IPC  ?

  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
  • G06F 12/02 - Adressage ou affectation; Réadressage

91.

METHOD AND SYSTEM FOR DISTRIBUTING KEYS

      
Numéro d'application 17955421
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2024-03-28
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Stewart, Norman Vernon Douglas
  • Doctor, Mihir Shaileshbhai
  • Ahmed, Omar Fakhri
  • Jayanna, Hemaprabhu
  • Traver, John

Abrégé

A method and system for distributing keys in a key distribution system includes receiving a connection for communication from a first component. A determination is made whether the first component requires a key be generated and distributed. Based upon a security mode for the communication, the key generated and distributed to the first component.

Classes IPC  ?

  • H04L 9/40 - Protocoles réseaux de sécurité
  • H04W 12/04 - Gestion des clés, p.ex. par architecture d’amorçage générique [GBA]

92.

MULTI-RESOLUTION GEOMETRIC REPRESENTATION USING BOUNDING VOLUME HIERARCHY FOR RAY TRACING

      
Numéro d'application 17955490
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2024-03-28
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Ikeda, Sho
  • Kulkarni, Paritosh Vijay
  • Harada, Takahiro

Abrégé

Devices and methods for multi-resolution geometric representation for ray tracing are described which include casting a ray in a space comprising objects represented by geometric shapes and approximating a volume of the geometric shapes using an accelerated hierarchy structure. The accelerated hierarchy structure comprises first nodes each representing a volume of one of the geometric shapes in the space and second nodes each representing an approximate volume of a group of the geometric shapes. When the ray is determined to intersect a bounding box of a second node representing one group of the geometric shapes, a selection is made between traversal and non-traversal of other second nodes based on a LOD for representing the volume of the one group of geometric shapes.

Classes IPC  ?

  • G06T 17/10 - Description de volumes, p.ex. de cylindres, de cubes ou utilisant la GSC [géométrie solide constructive]
  • G06T 15/06 - Lancer de rayon
  • G06T 17/00 - Modélisation tridimensionnelle [3D] pour infographie

93.

Power Management Using Temperature Gradient Information

      
Numéro d'application 18148098
Statut En instance
Date de dépôt 2022-12-29
Date de la première publication 2024-03-28
Propriétaire
  • Advanced Micro Devices, Inc (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Clark, Adam Neil Calder
  • Harwani, Anil
  • Mehra, Amitabh

Abrégé

Power management using temperature gradient information is described. In accordance with the described techniques, temperature measurements of a component are obtained from two or more sensors of the component. A temperature of a hotspot of the component is predicted based on the temperature measurements obtained from the two or more sensors of the component. Operation of the component is adjusted based on the predicted temperature of the hotspot.

Classes IPC  ?

94.

DROOP DETECTION AND CONTROL OF DIGITAL FREQUENCY-LOCKED LOOP

      
Numéro d'application 18525071
Statut En instance
Date de dépôt 2023-11-30
Date de la première publication 2024-03-28
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Mazumdar, Kaushik
  • Jain, Ashish
  • Wong, Joyce Cheuk Wai
  • Rodionov, Mikhail

Abrégé

An integrated circuit includes a power supply monitor, a clock generator, and a divider. The power supply monitor is operable to provide a trigger signal in response to a power supply voltage dropping below a threshold voltage. The clock generator is operable to provide a first clock signal having a frequency dependent on a value of a frequency control word, and to change the frequency of the first clock signal over time using a native slope in response to a change in the frequency control word. The divider is responsive to an assertion of the trigger signal to divide a frequency of the first clock signal by a divide value to provide a second clock signal.

Classes IPC  ?

  • H03L 7/08 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase
  • G01R 19/165 - Indication de ce qu'un courant ou une tension est, soit supérieur ou inférieur à une valeur prédéterminée, soit à l'intérieur ou à l'extérieur d'une plage de valeurs prédéterminée

95.

Resource Use Orchestration for Multiple Application Instances

      
Numéro d'application 17955266
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2024-03-28
Propriétaire
  • Advanced Micro Devices, Inc (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Jiang, Yinan
  • Chang, Haijun
  • Zhang, Guoqing

Abrégé

Resource use orchestration for multiple application instances is described. In accordance with the described techniques, a time interval for accessing a resource is divided into multiple time slots. In one or more implementations, the resource is a graphics processing unit. Each of a plurality of containers associated with an application is assigned to one of the multiple time slots according to a disbursement algorithm. A respective signal offset is provided to each container based on an assigned time slot of the container. The provided signal offsets cause the plurality of containers to access the resource for the application in a predetermined order.

Classes IPC  ?

  • A63F 13/335 - Dispositions d’interconnexion entre des serveurs et des dispositifs de jeu; Dispositions d’interconnexion entre des dispositifs de jeu; Dispositions d’interconnexion entre des serveurs de jeu utilisant des connexions de réseau étendu [WAN] utilisant l’Internet
  • A63F 13/352 - Dispositions d’interconnexion entre des serveurs et des dispositifs de jeu; Dispositions d’interconnexion entre des dispositifs de jeu; Dispositions d’interconnexion entre des serveurs de jeu - Détails des serveurs de jeu comportant des dispositions particulières de serveurs de jeu, p.ex. des serveurs régionaux connectés à un serveur national ou à plusieurs serveurs gérant les partitions de jeu
  • A63F 13/358 - Adaptation du déroulement du jeu en fonction de la charge du réseau ou du serveur, p.ex. pour diminuer la latence due aux différents débits de connexion entre clients

96.

HANDSHAKING MECHANISM FOR CLOCK NETWORK CONTROL

      
Numéro d'application 17953503
Statut En instance
Date de dépôt 2022-09-27
Date de la première publication 2024-03-28
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Pang, Erwin

Abrégé

A method for clock distribution network control includes determining, at a first clock node of a plurality of clock nodes within a clock distribution network, a downstream clock request status. A clock request signal is transmitted by the first clock node to an upstream parent node based on the downstream clock request status. A clock buffer of the first clock node is toggled based at least in part on the clock request signal to the parent node. If the first clock node receives an asserted clock request signal from one or more downstream child nodes and clock acknowledgment signal from the parent node, a clock enable signal is asserted to the clock buffer to output a clock signal to the one or more downstream child nodes.

Classes IPC  ?

  • G06F 1/10 - Répartition des signaux d'horloge

97.

Offset Data Integrity Checks for Latency Reduction

      
Numéro d'application 17945750
Statut En instance
Date de dépôt 2022-09-15
Date de la première publication 2024-03-21
Propriétaire
  • Advanced Micro Devices, Inc (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • An, Shaofeng
  • Sun, Shiqi
  • Tresidder, Michael James
  • Wang, Yanfeng
  • Barnes, Peter Malcolm

Abrégé

Data integrity checks for reducing communication latency is described. A transmitting endpoint transmits data to a receiving endpoint by generating an integrity tag for a first subset of data blocks and a second integrity tag for a second subset of data blocks. In implementations, the first and second integrity tags overlap at least one data block and are offset based on computational complexities of generating the integrity tags. A receiving endpoint generates comparison tags for each of the integrity tags and uses the comparison tags to validate an authenticity of received data. In response to validating the first and second integrity tags, data blocks covered by both the first and second integrity tags are released for use. Additional integrity tags are generated and validated for subsequent subsets of data blocks during data communication, thus reducing latency by offsetting times at which comparison tags are generated and validated.

Classes IPC  ?

  • G06F 21/64 - Protection de l’intégrité des données, p.ex. par sommes de contrôle, certificats ou signatures
  • G06F 16/23 - Mise à jour

98.

FRAMEWORK FOR COMPRESSION-AWARE TRAINING OF NEURAL NETWORKS

      
Numéro d'application 17949082
Statut En instance
Date de dépôt 2022-09-20
Date de la première publication 2024-03-21
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Saeedi, Mehdi
  • Colbert, Ian Charles
  • Amer, Ihab M. A.

Abrégé

Methods and devices are provided for processing data using a neural network. Activations from a previous layer of the neural network are received by a layer of the neural network. Weighted values, to be applied to values of elements of the activations, are determined based on a spatial correlation of the elements and a task error output by the layer. The weighted values are applied to the values of the elements and a combined error is determined based on the task error and the spatial correlation.

Classes IPC  ?

99.

REALTIME CONVERSION OF MACROBLOCKS TO SIGNED DISTANCE FIELDS TO IMPROVE TEXT CLARITY IN VIDEO STREAMING

      
Numéro d'application IB2023058866
Numéro de publication 2024/057148
Statut Délivré - en vigueur
Date de dépôt 2023-09-07
Date de publication 2024-03-21
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Knott, Isabelle Elizabeth

Abrégé

An apparatus and method for performing efficient video transmission. In various implementations, a computing system includes a transmitter sending a video stream to a receiver over a network. Before encoding a video frame, the transmitter identifies a first set of one or more macroblocks of the video frame that includes text. The transmitter replaces pixel color information with pixel distance information for the first set of one or more macroblocks. The transmitter inserts, in metadata information, indications that identify the first set of one or more macroblocks and specify the color values of pixels in the first set of one or more macroblocks. The transmitter encodes the video frame and sends it along with the metadata information to the receiver. The receiver uses the metadata information to reproduce the original pixel colors and maintain text clarity of an image to be depicted on a display device.

Classes IPC  ?

  • H04N 19/167 - Position dans une image vidéo, p.ex. région d'intérêt [ROI]
  • H04N 19/46 - Inclusion d’information supplémentaire dans le signal vidéo pendant le processus de compression
  • H04N 19/117 - Filtres, p.ex. pour le pré-traitement ou le post-traitement
  • H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant un bloc, p.ex. un macrobloc
  • H04N 19/186 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une couleur ou une composante de chrominance

100.

OFFSET DATA INTEGRITY CHECKS FOR LATENCY REDUCTION

      
Numéro d'application US2023074162
Numéro de publication 2024/059691
Statut Délivré - en vigueur
Date de dépôt 2023-09-14
Date de publication 2024-03-21
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • An, Shaofeng
  • Sun, Shiqi
  • Tresidder, Michael James
  • Wang, Yanfeng
  • Barnes, Peter Malcom

Abrégé

Data integrity checks for reducing communication latency is described. A transmitting endpoint transmits data to a receiving endpoint by generating an integrity tag for a first subset of data blocks and a second integrity tag for a second subset of data blocks. In implementations, the first and second integrity tags overlap at least one data block and are offset based on computational complexities of generating the integrity tags. A receiving endpoint generates comparison tags for each of the integrity tags and uses the comparison tags to validate an authenticity of received data. In response to validating the first and second integrity tags, data blocks covered by both the first and second integrity tags are released for use. Additional integrity tags are generated and validated for subsequent subsets of data blocks during data communication, thus reducing latency by offsetting times at which comparison tags are generated and validated.

Classes IPC  ?

  • H04L 9/40 - Protocoles réseaux de sécurité
  • H04L 9/32 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité comprenant des moyens pour vérifier l'identité ou l'autorisation d'un utilisateur du système
  1     2     3     ...     16        Prochaine page