ATI Technologies ULC

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Propriétaire / Filiale
[Owner] ATI Technologies ULC 366
ATI International, Srl 18
Date
Nouveautés (dernières 4 semaines) 14
2024 juillet (MACJ) 9
2024 juin 5
2024 mai 2
2024 avril 5
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Classe IPC
G06F 1/32 - Moyens destinés à économiser de l'énergie 23
G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation 21
G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption 14
G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT] 14
G06F 13/42 - Protocole de transfert pour bus, p.ex. liaison; Synchronisation 13
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1.

CHIP PACKAGE WITH CORE EMBEDDED CHIPLET

      
Numéro d'application US2024010222
Numéro de publication 2024/148121
Statut Délivré - en vigueur
Date de dépôt 2024-01-03
Date de publication 2024-07-11
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Kulkarni, Deepak Vasant
  • Naffziger, Samuel
  • Swaminathan, Raja
  • Straayer, Matthew
  • Burkhart, Justin Michael
  • Boyapati, Sri Ranga Sai
  • Dhavaleswarapu, Hemanth Kumar
  • Pfeiffenberger, Alexander Helmut
  • Haritsa, Manjunath D.

Abrégé

Chip packages are described herein that includes chiplets embedded in a core of a substrate of the chip package, such as a package substrate or an interposer. In one example, the chiplet includes voltage regulation circuitry that is coupled through a substrate core embedded inductor to an integrated circuit (IC) die mounted to the substrate.

Classes IPC  ?

  • H01L 23/50 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes pour des dispositifs à circuit intégré
  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants

2.

CHIPLET INTERCONNECT POWER STATE MANAGEMENT

      
Numéro d'application US2023086323
Numéro de publication 2024/147979
Statut Délivré - en vigueur
Date de dépôt 2023-12-28
Date de publication 2024-07-11
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Defiore, Nicholas Carmine
  • Gada, Sridhar Varadharajulu
  • Tsien, Benjamin
  • Wang, Yanfeng
  • Zhou, Steven
  • Chen, Duanduan
  • Stevens, Malcolm Earl

Abrégé

The disclosed device for power management of chiplet interconnects includes multiple chiplets connected via multiple interconnects. The device also includes a control circuit that detects activity states of the chiplets and manages power states of the interconnects based on the detected activity states. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise
  • G06F 1/3228 - Surveillance d’exécution de tâches, p.ex. par utilisation de temporisations d’attente, de commandes d’arrêt ou de commandes d’attente

3.

POWER MANAGEMENT USING TEMPERATURE GRADIENT INFORMATION

      
Numéro d'application US2023036266
Numéro de publication 2024/144867
Statut Délivré - en vigueur
Date de dépôt 2023-10-30
Date de publication 2024-07-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Clark, Adam Neil Calder
  • Harwani, Anil
  • Mehra, Amitabh

Abrégé

Power management using temperature gradient information is described. In accordance with the described techniques, temperature measurements of a component are obtained from two or more sensors of the component. A temperature of a hotspot of the component is predicted based on the temperature measurements obtained from the two or more sensors of the component. Operation of the component is adjusted based on the predicted temperature of the hotspot.

Classes IPC  ?

  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise
  • G06F 11/30 - Surveillance du fonctionnement
  • G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
  • G05D 23/20 - Commande de la température caractérisée par l'utilisation de moyens électriques avec un élément sensible présentant une variation de ses propriétés électriques ou magnétiques avec les changements de température

4.

BUFFER DISPLAY DATA IN A CHIPLET ARCHITECTURE

      
Numéro d'application US2023084821
Numéro de publication 2024/145078
Statut Délivré - en vigueur
Date de dépôt 2023-12-19
Date de publication 2024-07-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Phan, Gia Tung
  • Jain, Ashish
  • Yang, Shang

Abrégé

An apparatus and method for efficiently managing power consumption among multiple, replicated functional blocks of an integrated circuit. An integrated circuit includes multiple, replicated functional blocks that use separate power domains. Data of a given type is stored in an interleaved manner among at least two of the multiple functional blocks. In one implementation, a prior static allocation determines that only a. subset of the functional blocks store the data of the given type. In another implementation, each of the functional blocks stores the data of the given ty pe, and when an idle state has occurred, data of the given type is moved between the multiple functional blocks until one or more functional blocks no longer store data of the given type. When a transition to the idle state has occurred, the functional blocks that do not store the data, of the given type are transitioned to a sleep state..

Classes IPC  ?

  • G06F 1/32 - Moyens destinés à économiser de l'énergie

5.

INTERRUPT CONTROL USING A GUEST OWNED BACKING PAGE

      
Numéro d'application US2023085134
Numéro de publication 2024/145113
Statut Délivré - en vigueur
Date de dépôt 2023-12-20
Date de publication 2024-07-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Kaplan, David
  • Ilic, Jelena
  • Raval, Nippon
  • Ng, Philip

Abrégé

Techniques for implementing programmable control by a guest virtual machine (VM) [106] of interrupts [302, 306] at a processing system using a guest owned backing page [128] are disclosed. The VM programs a guest owned backing page (e.g., a data structure in memory [103]) that designates particular interrupts that are to be blocked. In response to detecting a designated interrupt, system hardware or software blocks the interrupt, rather than executing an interrupt handler to process the interrupt. The VM is thereby able to protect confidential information and program behavior with less risk of a malicious hypervisor failing to protect the VM from, e.g., unexpected or unwanted interrupts, thereby improving overall system security and predictability.

Classes IPC  ?

  • G06F 21/53 - Contrôle des usagers, programmes ou dispositifs de préservation de l’intégrité des plates-formes, p.ex. des processeurs, des micrologiciels ou des systèmes d’exploitation au stade de l’exécution du programme, p.ex. intégrité de la pile, débordement de tampon ou prévention d'effacement involontaire de données par exécution dans un environnement restreint, p.ex. "boîte à sable" ou machine virtuelle sécurisée
  • G06F 21/60 - Protection de données
  • G06F 21/54 - Contrôle des usagers, programmes ou dispositifs de préservation de l’intégrité des plates-formes, p.ex. des processeurs, des micrologiciels ou des systèmes d’exploitation au stade de l’exécution du programme, p.ex. intégrité de la pile, débordement de tampon ou prévention d'effacement involontaire de données par ajout de routines ou d’objets de sécurité aux programmes
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption

6.

BUDGET-BASED TIME SLICE ASSIGNMENT FOR MULTIPLE VIRTUAL FUNCTIONS

      
Numéro d'application US2023085611
Numéro de publication 2024/145198
Statut Délivré - en vigueur
Date de dépôt 2023-12-22
Date de publication 2024-07-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Shen, Yuping
  • Zhang, Min
  • Jiang, Yinan
  • Cheng, Jeffrey G.

Abrégé

A host processing system (100) assigns unequal time slices at a parallel processor (106) to virtual functions (142, 144, 146) based on profiles (222, 224, 226, 228) of applications (232, 234, 236, 238) executing at the virtual functions and an available budget (204) of the parallel processor. The host processing system calculates a world switch cycle interval and assesses an available processing budget of the parallel processor. The available budget indicates the amount of graphics processing time the parallel processor has not yet allocated to virtual functions for each world switch cycle interval.

Classes IPC  ?

  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

7.

SEGMENTED NON-CONTIGUOUS REVERSE MAP TABLE

      
Numéro d'application US2023086045
Numéro de publication 2024/145364
Statut Délivré - en vigueur
Date de dépôt 2023-12-27
Date de publication 2024-07-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Kaplan, David
  • Ilic, Jelena
  • Raval, Nippon
  • Ng, Philip

Abrégé

A computing device (200) comprises a processor (202), a table walker (230), and a memory (204) storing a segmented reverse map table (242) in multiple non-contiguous portions of the memory. The table walker is configured to translate a virtual memory address specified by a memory access request to a physical memory address associated with the virtual memory address; and provide a requester associated with the memory access request with access to the associated physical memory address in response to an indication at the reverse map table that the requester is authorized to access the associated physical memory address.

Classes IPC  ?

  • G06F 12/14 - Protection contre l'utilisation non autorisée de mémoire
  • G06F 12/1027 - Traduction d'adresses utilisant des moyens de traduction d’adresse associatifs ou pseudo-associatifs, p.ex. un répertoire de pages actives [TLB]
  • G06F 12/1009 - Traduction d'adresses avec tables de pages, p.ex. structures de table de page
  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

8.

SECURE DIRECT MEMORY ACCESS

      
Numéro d'application US2023085132
Numéro de publication 2024/145112
Statut Délivré - en vigueur
Date de dépôt 2023-12-20
Date de publication 2024-07-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Ng, Philip
  • Raval, Nippon
  • Powell, Jeremy W.
  • Matthews Jr., Donald
  • Kaplan, David

Abrégé

A processor [101] supports managing direct memory access (DMA) accesses, in secure fashion, at an input/output memory management unit (IOMMU). The IOMMU is configured to ensure that, for a given DMA request [111] issued by an I/O device [108] and associated with a particular executing VM [106], the device is bound to the VM according to a specified security registration process, and the request is targeted to a region of memory [120] that has been assigned to the VM. The IOMMU thus prevents a malicious entity from accessing confidential information of a VM via DMA requests.

Classes IPC  ?

  • G06F 12/14 - Protection contre l'utilisation non autorisée de mémoire
  • G06F 12/1081 - Traduction d'adresses pour accès périphérique à la mémoire principale, p.ex. accès direct en mémoire [DMA]
  • G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p.ex. acces direct à la mémoire, vol de cycle

9.

SECURE MEMORY-MAPPED INPUT/OUTPUT

      
Numéro d'application US2023085138
Numéro de publication 2024/145114
Statut Délivré - en vigueur
Date de dépôt 2023-12-20
Date de publication 2024-07-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Ng, Philip
  • Raval, Nippon
  • Powell, Jeremy W.
  • Matthews Jr., Donald
  • Kaplan, David

Abrégé

A processor [101] manages memory-mapped input/output (MMIO) accesses, in secure fashion, at an input/output memory management unit (IOMMU) [110]. The processor is configured to ensure that, for a given MMIO request [111] issued by a processor core and associated with a particular executing VM [106], the request is targeted to a MMIO address that has been assigned to the VM by a security module (e.g., a security co-processor [104]). The processor thus prevents a malicious entity from accessing confidential information of a VM via MMIO requests.

Classes IPC  ?

  • G06F 21/53 - Contrôle des usagers, programmes ou dispositifs de préservation de l’intégrité des plates-formes, p.ex. des processeurs, des micrologiciels ou des systèmes d’exploitation au stade de l’exécution du programme, p.ex. intégrité de la pile, débordement de tampon ou prévention d'effacement involontaire de données par exécution dans un environnement restreint, p.ex. "boîte à sable" ou machine virtuelle sécurisée
  • G06F 21/79 - Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur pour assurer la sécurité du stockage de données dans les supports de stockage à semi-conducteurs, p.ex. les mémoires adressables directement
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

10.

MULTI-LEVEL SCHEDULING FOR IMPROVED QUALITY OF SERVICE

      
Numéro d'application US2023085176
Numéro de publication 2024/137835
Statut Délivré - en vigueur
Date de dépôt 2023-12-20
Date de publication 2024-06-27
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Abdelkhalek, Ahmed M.
  • Zhang, Rutao
  • Zhang, Min
  • Jiang, Yinan
  • Cheng, Jeffrey
  • Shen, Yuping
  • Mironov, Mikhail

Abrégé

A parallel processor (115) is configured to enforce job limits for virtual functions (210, 211, 212, 213) to facilitate an expected quality of service for each of the virtual functions assigned to a virtual machine (220, 221, 222, 223) executing at the processing unit. A scheduler (230) schedules well-behaving virtual functions prior to badly-behaving virtual functions to prevent badly-behaving virtual functions from consuming a disproportionate share of hardware resources, thereby mitigating an impact of the badly-behaving virtual functions on the quality of service of the well-behaving virtual functions.

Classes IPC  ?

  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption
  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

11.

BOUNDING VOLUME HIERARCHY LEAF NODE COMPRESSION

      
Numéro d'application US2023081422
Numéro de publication 2024/129362
Statut Délivré - en vigueur
Date de dépôt 2023-11-28
Date de publication 2024-06-20
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Pankratz, David William John
  • Oldcorn, David Ronald
  • Skinner, Daniel James
  • Livesley, Michael John
  • Mcallister, David Kirk

Abrégé

A technique for performing ray tracing operations is provided. The technique includes identifying triangles to include in a compressed triangle block; storing data common to the identified triangles as common data of the compressed triangle block; and storing data unique to the identified triangles as unique data of the compressed triangle block.

Classes IPC  ?

12.

ACCESSING MULTIPLE PHYSICAL PARTITIONS OF A HARDWARE DEVICE

      
Numéro d'application US2023081297
Numéro de publication 2024/129356
Statut Délivré - en vigueur
Date de dépôt 2023-11-28
Date de publication 2024-06-20
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Lu, Lu
  • Asaro, Anthony
  • Phan, Gia Tung
  • Cheng, Gongxian
  • Ng, Philip
  • Jiang, Yinan
  • Kuehling, Felix

Abrégé

In a computing device, a hardware device (e.g., a parallel accelerated processor or graphics processing unit) is coupled to a bus, such as a peripheral component interconnect express (PCIe) bus. The hardware device supports physical partitioning that allows physical resources of the hardware device to be separated into different partitions. Examples of such physical resources include engine resources (e.g., compute resources, direct memory access resources), memory resources (e.g., random access memory), and so forth. Each physical partition is mapped to a physical function that is exposed to a host on the computing device in a manner that is compliant with the bus protocol, allowing software to access the physical partition in a conventional manner based on the bus protocol.

Classes IPC  ?

  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
  • G06F 13/42 - Protocole de transfert pour bus, p.ex. liaison; Synchronisation

13.

SYSTEMS AND METHODS FOR CHIPLET SYNCHRONIZATION

      
Numéro d'application US2023084300
Numéro de publication 2024/130125
Statut Délivré - en vigueur
Date de dépôt 2023-12-15
Date de publication 2024-06-20
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Greathouse, Joseph L.
  • Smith, Alan D.
  • Asaro, Anthony
  • Christidis, Kostantinos Danny
  • Ashkar, Alexander Fuad
  • Nemlekar, Milind N

Abrégé

The disclosed computer-implemented method can include reaching, by a chiplet involved in carrying out an operation for a process, a synchronization barrier. The method can additionally include receiving, by the chiplet, dedicated control messages pushed to the chiplet by other chiplets involved in carrying out the operation for the process, wherein the dedicated control messages are pushed over a control network by the other chiplets. The method can also include advancing, by the chiplet, the synchronization barrier in response to receipt of the dedicated control messages. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
  • G06F 9/38 - Exécution simultanée d'instructions
  • G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
  • G06F 15/173 - Communication entre processeurs utilisant un réseau d'interconnexion, p.ex. matriciel, de réarrangement, pyramidal, en étoile ou ramifié

14.

CONTINUITY OF SERVICE FOR VIRTUALIZED DEVICE AFTER RESUMPTION FROM HIBERNATION

      
Numéro d'application IB2023062338
Numéro de publication 2024/127177
Statut Délivré - en vigueur
Date de dépôt 2023-12-07
Date de publication 2024-06-20
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Yu, Yuexiang
  • Li, Wan Quan
  • Zhang, Bokun
  • Zhang, Min
  • Chan, Hing Pong

Abrégé

A technique for operating an auxiliary processing device is provided. The technique includes based on a first request specifying a handle received from a client, requesting work be performed via a first auxiliary processing device mapped to the handle; responsive to restoration from hibernation, updating a mapping for the handle to refer to a second auxiliary processing device; and based on a second request specifying the handle received from the client, requesting work be performed via the second auxiliary processing device.

Classes IPC  ?

  • G06F 9/44 - Dispositions pour exécuter des programmes spécifiques
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
  • G06F 9/4401 - Amorçage

15.

REMOTE DESKTOP COMPOSITION

      
Numéro d'application IB2023061760
Numéro de publication 2024/110875
Statut Délivré - en vigueur
Date de dépôt 2023-11-21
Date de publication 2024-05-30
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Cheng, Jeffrey G.

Abrégé

In response to a notification from one or more virtual machines (130, 150, 170), a host (110) with access to a physical function (120) of a virtualized display device (199) utilizes the physical function to directly access a frame memory (144, 164, 184) of the virtualized display device associated with the notifying virtual machine(s). The host generates a composited frame for display, via the virtualized display device or otherwise, by selecting rendered frames from one or more of the notifying virtual machines.

Classes IPC  ?

  • G06F 3/14 - Sortie numérique vers un dispositif de visualisation
  • G06F 9/451 - Dispositions d’exécution pour interfaces utilisateur
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

16.

SYSTEMS AND METHODS FOR CONFIGURING FAN SPEEDS

      
Numéro d'application IB2023061079
Numéro de publication 2024/095206
Statut Délivré - en vigueur
Date de dépôt 2023-11-02
Date de publication 2024-05-10
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Yusufali, Jabir H.
  • Ebrahimi Khabbazi, Ali
  • Saceleanu, Cristian Andrei
  • Mahal, Jushwin Singh

Abrégé

The disclosed computer-implemented method for configuring fan speeds can include (i) measuring an air temperature at the air intake of a fan that cools a hardware processing unit of a computing device, (ii) adjusting a rotational speed for the fan based on the air temperature at the air intake of the fan and at least one additional parameter measured around the time of measuring the temperature of the air, and (iii) sending, to the fan, an instruction to rotate at the rotational speed. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

  • G06F 1/20 - Moyens de refroidissement
  • F04D 27/00 - Commande, p.ex. régulation, des pompes, des installations ou des systèmes de pompage spécialement adaptés aux fluides compressibles

17.

WIFI PACKET COALESCING

      
Numéro d'application US2023076175
Numéro de publication 2024/077204
Statut Délivré - en vigueur
Date de dépôt 2023-10-06
Date de publication 2024-04-11
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Holla, Ashwini Chandrashekhara
  • Paul, Indrani
  • Branover, Alexander J.
  • Moreira, Carlos Javier

Abrégé

The disclosed device for packet coalescing includes detecting a trigger condition for initiating packet coalescing of packet traffic and sending, to an endpoint device, a notification to start packet coalescing. The device can observe a status in response to starting the packet coalescing and report a performance of the packet coalescing. A system can include a controller that detects a trigger condition for packet coalescing and notifies an endpoint device via a notification register. The controller can read a status register to report, based on the read status, a packet coalescing performance. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

  • H04L 47/43 - Assemblage ou désassemblage de paquets, p.ex. par segmentation et réassemblage [SAR]
  • H04L 43/08 - Surveillance ou test en fonction de métriques spécifiques, p.ex. la qualité du service [QoS], la consommation d’énergie ou les paramètres environnementaux

18.

METHOD AND SYSTEM FOR DISTRIBUTING KEYS

      
Numéro d'application US2023031098
Numéro de publication 2024/072591
Statut Délivré - en vigueur
Date de dépôt 2023-08-24
Date de publication 2024-04-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Stewart, Norman Vernon Douglas
  • Doctor, Mihir Shaileshbhai
  • Ahmed, Omar Fakhri
  • Jayanna, Hemaprabhu
  • Traver, John

Abrégé

A method and system for distributing keys in a key distribution system includes receiving a connection for communication from a first component. A determination is made whether the first component requires a key be generated and distributed. Based upon a security mode for the communication, the key generated and distributed to the first component.

Classes IPC  ?

  • G06F 21/57 - Certification ou préservation de plates-formes informatiques fiables, p.ex. démarrages ou arrêts sécurisés, suivis de version, contrôles de logiciel système, mises à jour sécurisées ou évaluation de vulnérabilité
  • H04L 9/08 - Répartition de clés

19.

REMOTE DISPLAY SYNCHRONIZATION TO PRESERVE LOCAL DISPLAY

      
Numéro d'application US2023033789
Numéro de publication 2024/072843
Statut Délivré - en vigueur
Date de dépôt 2023-09-27
Date de publication 2024-04-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Cheng, Jeffrey
  • Shen, Yuping
  • Mironov, Mikhail
  • Zhang, Min

Abrégé

A remote display synchronization technique preserves the presence of a local display device for a remotely-rendered video stream. A server and a client device cooperate to dynamically determine a target frame rate for a stream of rendered frames suitable for the current capacities of the server and the client device and networking conditions. The server generates from this target frame rate a synchronization signal that serves as timing control for the rendering process. The client device may provide feedback to instigate a change in the target frame rate, and thus a corresponding change in the synchronization signal. In this approach, the rendering frame rate and the encoding frequency may be "synchronized" in a manner consistent with the capacities of the server, the network, and the client device, resulting in generation, encoding, transmission, decoding, and presentation of a stream of frames that mitigates missed encoding of frames while providing acceptable latency.

Classes IPC  ?

  • H04N 21/242 - Procédés de synchronisation, p.ex. traitement de références d'horloge de programme [PCR]
  • H04N 21/2662 - Contrôle de la complexité du flux vidéo, p.ex. en mettant à l'échelle la résolution ou le débit binaire du flux vidéo en fonction des capacités du client
  • H04N 21/24 - Surveillance de procédés ou de ressources, p.ex. surveillance de la charge du serveur, de la bande passante disponible ou des requêtes effectuées sur la voie montante
  • G06N 3/08 - Méthodes d'apprentissage

20.

ON-DEMAND REGULATION OF MEMORY BANDWIDTH UTILIZATION TO SERVICE REQUIREMENTS OF DISPLAY

      
Numéro d'application US2023073925
Numéro de publication 2024/073231
Statut Délivré - en vigueur
Date de dépôt 2023-09-12
Date de publication 2024-04-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Yang, Shang
  • Lei, Jun
  • Phan, Gia Tung
  • Hall, Oswin
  • Tsien, Benjamin
  • Kamat, Narendra

Abrégé

Systems, apparatuses, and methods for prefetching data by a display controller are proposed. From time to time, a performance-state change of a memory is performed. During such changes, a memory clock frequency is changed for a memory subsystem (220) storing frame buffer(s) (230) used to drive pixels to a display device (250). During the performance-state change, memory accesses may be temporarily blocked. To sustain a desired quality of service for the display, a display controller (150) is configured to prefetch data in advance of the performance-state change. In order to ensure the display controller has sufficient memory bandwidth to accomplish the prefetch, bandwidth reduction circuitry (112A, 112N) in clients (205) of the system are configured to temporarily reduce memory bandwidth of corresponding clients.

Classes IPC  ?

  • G09G 5/00 - Dispositions ou circuits de commande de l'affichage communs à l'affichage utilisant des tubes à rayons cathodiques et à l'affichage utilisant d'autres moyens de visualisation
  • G06F 1/324 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par réduction de la fréquence d’horloge
  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise
  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
  • G06F 12/0862 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p.ex. mémoires cache avec pré-lecture
  • G09G 5/393 - Dispositions pour la mise à jour du contenu de la mémoire à mappage binaire
  • G11C 7/22 - Circuits de synchronisation ou d'horloge pour la lecture-écriture [R-W]; Générateurs ou gestion de signaux de commande pour la lecture-écriture [R-W]
  • G09G 5/395 - Dispositions spécialement adaptées pour le transfert du contenu de la mémoire à mappage binaire vers l'écran

21.

SYSTEMS AND METHODS FOR GENERATING REMEDY RECOMMENDATIONS FOR POWER AND PERFORMANCE ISSUES WITHIN SEMICONDUCTOR SOFTWARE AND HARDWARE

      
Numéro d'application US2023075470
Numéro de publication 2024/073634
Statut Délivré - en vigueur
Date de dépôt 2023-09-29
Date de publication 2024-04-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Mousazadeh, Mohammad Hamed
  • Patel, Arpit
  • Sines, Gabor
  • Irshad, Omer
  • Yu, Philippe John Louis
  • Yan, Zongjie
  • Colbert, Ian Charles

Abrégé

The disclosed computer-implemented method for generating remedy recommendations for power and performance issues within semiconductor software and hardware. For example, the disclosed systems and methods can apply a rule-based model to telemetry data to generate rule-based root-cause outputs as well as telemetry-based unknown outputs. The disclosed systems and methods can further apply a root-cause machine learning model to the telemetry-based unknown outputs to analyze deep and complex failure patterns with the telemetry-based unknown outputs to ultimately generate one or more root-cause remedy recommendations that are specific to the identified failure and the client computing device that is experiencing that failure.

Classes IPC  ?

  • G06F 11/07 - Réaction à l'apparition d'un défaut, p.ex. tolérance de certains défauts
  • G06F 11/22 - Détection ou localisation du matériel d'ordinateur défectueux en effectuant des tests pendant les opérations d'attente ou pendant les temps morts, p.ex. essais de mise en route
  • G06F 11/34 - Enregistrement ou évaluation statistique de l'activité du calculateur, p.ex. des interruptions ou des opérations d'entrée–sortie
  • G06F 21/31 - Authentification de l’utilisateur
  • G06N 20/00 - Apprentissage automatique

22.

REALTIME CONVERSION OF MACROBLOCKS TO SIGNED DISTANCE FIELDS TO IMPROVE TEXT CLARITY IN VIDEO STREAMING

      
Numéro d'application IB2023058866
Numéro de publication 2024/057148
Statut Délivré - en vigueur
Date de dépôt 2023-09-07
Date de publication 2024-03-21
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Knott, Isabelle Elizabeth

Abrégé

An apparatus and method for performing efficient video transmission. In various implementations, a computing system includes a transmitter sending a video stream to a receiver over a network. Before encoding a video frame, the transmitter identifies a first set of one or more macroblocks of the video frame that includes text. The transmitter replaces pixel color information with pixel distance information for the first set of one or more macroblocks. The transmitter inserts, in metadata information, indications that identify the first set of one or more macroblocks and specify the color values of pixels in the first set of one or more macroblocks. The transmitter encodes the video frame and sends it along with the metadata information to the receiver. The receiver uses the metadata information to reproduce the original pixel colors and maintain text clarity of an image to be depicted on a display device.

Classes IPC  ?

  • H04N 19/167 - Position dans une image vidéo, p.ex. région d'intérêt [ROI]
  • H04N 19/46 - Inclusion d’information supplémentaire dans le signal vidéo pendant le processus de compression
  • H04N 19/117 - Filtres, p.ex. pour le pré-traitement ou le post-traitement
  • H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant un bloc, p.ex. un macrobloc
  • H04N 19/186 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une couleur ou une composante de chrominance

23.

OFFSET DATA INTEGRITY CHECKS FOR LATENCY REDUCTION

      
Numéro d'application US2023074162
Numéro de publication 2024/059691
Statut Délivré - en vigueur
Date de dépôt 2023-09-14
Date de publication 2024-03-21
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • An, Shaofeng
  • Sun, Shiqi
  • Tresidder, Michael James
  • Wang, Yanfeng
  • Barnes, Peter Malcom

Abrégé

Data integrity checks for reducing communication latency is described. A transmitting endpoint transmits data to a receiving endpoint by generating an integrity tag for a first subset of data blocks and a second integrity tag for a second subset of data blocks. In implementations, the first and second integrity tags overlap at least one data block and are offset based on computational complexities of generating the integrity tags. A receiving endpoint generates comparison tags for each of the integrity tags and uses the comparison tags to validate an authenticity of received data. In response to validating the first and second integrity tags, data blocks covered by both the first and second integrity tags are released for use. Additional integrity tags are generated and validated for subsequent subsets of data blocks during data communication, thus reducing latency by offsetting times at which comparison tags are generated and validated.

Classes IPC  ?

  • H04L 9/40 - Protocoles réseaux de sécurité
  • H04L 9/32 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité comprenant des moyens pour vérifier l'identité ou l'autorisation d'un utilisateur du système

24.

PLATFORM EFFICIENCY TRACKER

      
Numéro d'application US2023024156
Numéro de publication 2024/006019
Statut Délivré - en vigueur
Date de dépôt 2023-06-01
Date de publication 2024-01-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Meyer, Eric D.
  • Hung, Austin
  • Liu, Tianshu

Abrégé

Systems, apparatuses, and methods for dynamically estimating power losses in a computing system. A system management circuit tracks a state of a computing system and dynamically estimates power losses in the computing system based in part on the state. Based on the estimated power losses, power consumption of the computing system is estimated. In response to detecting reduced power losses in at least a portion of the computing system, the system management circuit is configured to increase a power-performance state of one or more circuits of the computing system while remaining within a power allocation limit of the computing system.

Classes IPC  ?

  • G06F 1/30 - Moyens pour agir en cas de panne ou d'interruption d'alimentation
  • G06F 1/3206 - Surveillance d’événements, de dispositifs ou de paramètres initiant un changement de mode d’alimentation
  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise
  • G06F 1/28 - Surveillance, p.ex. détection des pannes d'alimentation par franchissement de seuils

25.

ADAPTIVE POWER THROTTLING SYSTEM

      
Numéro d'application US2023024163
Numéro de publication 2024/006020
Statut Délivré - en vigueur
Date de dépôt 2023-06-01
Date de publication 2024-01-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Yang, Shang
  • Moghimi, Arash

Abrégé

Systems, apparatuses, and methods for managing power allocation in a computing system. A system management unit detects a condition indicating a change in power is indicated. Such a change may be detecting an indication that a power change is either required, possible, or requested. In response to detecting a reduction in power is indicated, the system management unit identifies currently executing tasks of the computing system and accesses sensitivity data to determine which of a number of computing units (or power domains) to select for power reduction. Based at least in part on the data, a unit is identified that is determined to have a relatively low sensitivity to power state changes under the current operating conditions. A relatively low sensitivity indicates that a change in power to the corresponding unit will not have as significant an impact on overall performance of the computing system than if another unit was selected. Power allocated for the selected unit is then decreased.

Classes IPC  ?

  • G06F 1/3206 - Surveillance d’événements, de dispositifs ou de paramètres initiant un changement de mode d’alimentation
  • G06F 1/324 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par réduction de la fréquence d’horloge
  • G06F 1/329 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par planification de tâches
  • G06F 1/3296 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par diminution de la tension d’alimentation ou de la tension de fonctionnement

26.

DYNAMIC MEMORY RECONFIGURATION

      
Numéro d'application US2023026688
Numéro de publication 2024/006501
Statut Délivré - en vigueur
Date de dépôt 2023-06-30
Date de publication 2024-01-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Fowler, Mark
  • Asaro, Anthony
  • Kalyanasundharam, Vydhyanathan

Abrégé

A processing system including a parallel processing unit selectively allocating pages of memory for interleaving across configurable subsets of channels based on a mode of allocation. In some embodiments, in a first mode, a page of memory is allocated to and interleaved across a plurality of channels, and in a second mode, a page of memory is allocated to and interleaved across a subset of the plurality of channels.

Classes IPC  ?

  • G06F 12/1009 - Traduction d'adresses avec tables de pages, p.ex. structures de table de page
  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

27.

REST-OF-CHIP POWER OPTIMIZATION THROUGH DATA FABRIC PERFORMANCE STATE MANAGEMENT

      
Numéro d'application US2023023251
Numéro de publication 2024/005996
Statut Délivré - en vigueur
Date de dépôt 2023-05-23
Date de publication 2024-01-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Rao, Karthik
  • Paul, Indrani
  • Lewis, Dana Glenn
  • Ramautarsingh, Brett Danier Anil
  • Lui, Jeffrey Ka-Chun
  • Loganaathan, Prasanthy
  • Huang, Jun
  • Lau, Ho Hin
  • Xu, Zhidong

Abrégé

Methods and systems are disclosed for managing performance states of a data fabric of a system on chip (SoC). Techniques disclosed include determining a performance state of the data fabric based on data fabric bandwidth utilizations of respective components of the SoC. A metric, characteristic of a workload centric to cores of the SoC, is derived from hardware counters, and, based on the metric, it is determined whether to alter the performance state.

Classes IPC  ?

  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise
  • G06F 1/324 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par réduction de la fréquence d’horloge

28.

ADAPTIVE THREAD MANAGEMENT FOR HETEROGENOUS COMPUTING ARCHITECTURES

      
Numéro d'application US2023020819
Numéro de publication 2023/249701
Statut Délivré - en vigueur
Date de dépôt 2023-05-03
Date de publication 2023-12-28
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Yi, Donny
  • Paul, Indrani
  • Holla, Ashwini Chandrashekhara

Abrégé

An apparatus and method for efficiently scheduling tasks in a dynamic manner to multiple cores that support a heterogeneous computing architecture. A computing system includes multiple cores with at least two cores being capable of executing instructions of a same instruction set architecture (ISA), and therefore, are architecturally compatible. In an implementation, each of the at least two cores is a general-purpose central processing unit (CPU) core capable of executing instructions of a same ISA. However, the throughput and the power consumption greatly differ between the at least two cores based on their hardware designs. An operating system scheduler assigns a thread to a first core, and the first core measures thread dynamic behavior of the thread over a time interval. Based on the thread dynamic behavior, the scheduler reassigns the thread to a second core different from the first core.

Classes IPC  ?

  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption
  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]

29.

CHANNEL ROUTING FOR SIMULTANEOUS SWITCHING OUTPUTS

      
Numéro d'application US2023024916
Numéro de publication 2023/249826
Statut Délivré - en vigueur
Date de dépôt 2023-06-09
Date de publication 2023-12-28
Propriétaire
  • ATI TECHNOLOGIES ULC (Canada)
  • ADVANCED MICRO DEVICES, INC. (USA)
Inventeur(s)
  • Chen, Xuan
  • Hsu, Chih-Hua
  • Jayaraman, Pradeep
  • Aburwein, Abdussalam

Abrégé

A data processor is for accessing a memory having a first pseudo channel and a second pseudo channel. The data processor includes at least one memory accessing agent, a memory controller, and a data fabric. The at least one memory accessing agent generates generating memory access requests including first memory access requests that access the memory. The memory controller provides memory commands to the memory in response to the first memory access requests. The data fabric routes the first memory access requests to a first downstream port in response to a corresponding first memory request accessing the first pseudo channel, and to a second downstream port in response to the corresponding first memory request accessing the second pseudo channel. The memory controller has first and second upstream ports coupled to the first and second downstream ports of the data fabric, respectively, and a downstream port coupled to the memory.

Classes IPC  ?

  • G11C 11/4093 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p.ex. mémoires tampon de données
  • G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
  • G11C 11/408 - Circuits d'adressage
  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

30.

DYNAMIC CACHE BYPASS FOR POWER SAVINGS

      
Numéro d'application US2023019216
Numéro de publication 2023/211749
Statut Délivré - en vigueur
Date de dépôt 2023-04-20
Date de publication 2023-11-02
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Tsien, Benjamin
  • Patel, Chintan S.
  • Kalyanasundharam, Vydhyanathan
  • Yang, Shang

Abrégé

A technique for operating a cache is disclosed. The technique includes in response to a power down trigger that indicates that the cache effectiveness is considered to be low, powering down the cache.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
  • G06F 12/0802 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p.ex. mémoires cache

31.

STACK-BASED RAY TRAVERSAL WITH DYNAMIC MULTIPLE-NODE ITERATIONS

      
Numéro d'application US2023013646
Numéro de publication 2023/183108
Statut Délivré - en vigueur
Date de dépôt 2023-02-22
Date de publication 2023-09-28
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Skinner, Daniel James
  • Livesley, Michael John
  • Pankratz, David William John

Abrégé

A technique for performing ray tracing operations is provided, The technique includes, in response to detecting that a threshold number of traversal stage work-items of a wavefront have terminated, increasing intersection test parallelization for non-terminated work-items..

Classes IPC  ?

  • G06T 15/06 - Lancer de rayon
  • G06T 15/00 - Rendu d'images tridimensionnelles [3D]
  • G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline

32.

LOCKING MECHANISM FOR IMAGE CLASSIFICATION

      
Numéro d'application US2023015535
Numéro de publication 2023/177888
Statut Délivré - en vigueur
Date de dépôt 2023-03-17
Date de publication 2023-09-21
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Tovey, Steven
  • Petersson, Jimmy Stefan
  • Arcila, Thomas
  • Chen, Zhuo
  • Hodes, Stephan
  • Riley, Colin
  • Meunier, Sylvain Daniel Julien

Abrégé

A first frame of a video stream is obtained. The first frame is defined by a plurality of pixels associated with a set of color data. A determination is made that a pixel of the plurality of pixels comprises high-frequency information. Responsive to the determination that the pixel comprises high-frequency information, a pixel lock is generated for the pixel such that color data associated with the pixel is maintained during a color accumulation process for at least one of the first frame or a second frame of the video stream that is subsequent to the first frame.

Classes IPC  ?

  • G06T 3/40 - Changement d'échelle d'une image entière ou d'une partie d'image
  • G06T 15/50 - Effets de lumière
  • G06T 15/04 - Mappage de texture
  • G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline
  • G06T 7/90 - Détermination de caractéristiques de couleur

33.

SUPER RESOLUTION UPSCALING

      
Numéro d'application US2023015533
Numéro de publication 2023/177887
Statut Délivré - en vigueur
Date de dépôt 2023-03-17
Date de publication 2023-09-21
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Tovey, Steven
  • Petersson, Jimmy Stefan
  • Arcila, Thomas
  • Chen, Zhuo
  • Hodes, Stephen
  • Riley, Colin
  • Meunier, Sylvain Daniel Julien

Abrégé

A first frame of a video stream rendered at a first resolution is obtained. A second frame of the video stream upscaled to a second higher resolution is also obtained. The first plurality of pixels is upscaled to the second resolution. The upsampling generates upsampled color data for the upsampled first plurality of pixels. The upsampled color data is accumulated with a second set of color data associated with a second plurality of pixels defining the second frame to generate final color data for the upsampled first plurality of pixels. Color data of the second set of color data associated with a pixel lock contributes more to the final color data than corresponding color data of the upsampled color data. The upsampled first plurality of pixels is stored with the final color data as an upscaled frame representing the first frame at the second resolution.

Classes IPC  ?

  • G06T 3/40 - Changement d'échelle d'une image entière ou d'une partie d'image
  • G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline
  • G06T 7/50 - Récupération de la profondeur ou de la forme
  • G06T 7/90 - Détermination de caractéristiques de couleur
  • G06T 15/80 - Ombrage

34.

MEMORY ORGANIZATION FOR MULTI-MODE SUPPORT

      
Numéro d'application US2023013822
Numéro de publication 2023/167805
Statut Délivré - en vigueur
Date de dépôt 2023-02-24
Date de publication 2023-09-07
Propriétaire
  • ATI TECHNOLOGIES ULC (Canada)
  • ADVANCED MICRO DEVICES, INC. (USA)
Inventeur(s)
  • Chen, Xuan
  • La Fetra, Ross V.
  • Litt, Michael John

Abrégé

A memory package includes first, second, third, and fourth channels arranged consecutively in a clockwise direction on the memory package, each of the first, second, third, and fourth channels having access circuitry and memory arrays. In a first mode, the first channel controls access to the memory arrays in the second channel and the fourth channel controls access to the memory arrays in the third channel.

Classes IPC  ?

  • G11C 5/02 - Disposition d'éléments d'emmagasinage, p.ex. sous la forme d'une matrice
  • G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
  • G11C 11/408 - Circuits d'adressage
  • G11C 11/4096 - Circuits de commande ou de gestion d'entrée/sortie [E/S, I/O] de données, p.ex. circuits pour la lecture ou l'écriture, circuits d'attaque d'entrée/sortie ou commutateurs de lignes de bits

35.

QUANTIFYING THE HUMAN-LIKENESS OF ARTIFICIALLY INTELLIGENT AGENTS USING STATISTICAL METHODS AND TECHNIQUES

      
Numéro d'application US2023013963
Numéro de publication 2023/164223
Statut Délivré - en vigueur
Date de dépôt 2023-02-27
Date de publication 2023-08-31
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Colbert, Ian Charles
  • Saeedi, Mehdi
  • Sines, Gabor
  • Perry, Thomas Daniel

Abrégé

An apparatus includes a processor configured to determine a first distribution associated with an artificial agent based on behavior associated with the artificial agent and a second distribution based on behavior of a user. The processor is further configured to generate a human-likeness similarity measurement by comparing the first distribution to the second distribution and modify the behavior of the artificial agent in response to the similarity measurement failing to satisfy a similarity threshold.

Classes IPC  ?

  • G06N 20/00 - Apprentissage automatique
  • G06F 17/18 - Opérations mathématiques complexes pour l'évaluation de données statistiques

36.

CASCADING EXECUTION OF ATOMIC OPERATIONS

      
Numéro d'application US2022052995
Numéro de publication 2023/129392
Statut Délivré - en vigueur
Date de dépôt 2022-12-15
Date de publication 2023-07-06
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Mirza, Jimshed
  • Fowler, Mark

Abrégé

Cascading execution of atomic operations, including: receiving a request for each thread of a plurality of threads to perform an atomic operation, wherein the plurality of threads comprises a plurality of thread subsets each corresponding to a local memory, wherein the local memory for a thread subset is accessible by the thread subset and inaccessible to a remainder of threads in the plurality of threads; generating a plurality of intermediate results by performing, by each thread subset, the atomic operation in the local memory corresponding to the thread subset; and generating a result for the request by aggregating the plurality of intermediate results in a shared memory accessible to all threads in the plurality of threads.

Classes IPC  ?

  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]

37.

PERIPHERAL DEVICE PROTOCOLS IN CONFIDENTIAL COMPUTE ARCHITECTURES

      
Numéro d'application US2022053305
Numéro de publication 2023/129405
Statut Délivré - en vigueur
Date de dépôt 2022-12-19
Date de publication 2023-07-06
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Ng, Philip
  • Raval, Nippon
  • Kaplan, David A.
  • Matthews, Donald, P., Jr.

Abrégé

Restricting peripheral device protocols in confidential compute architectures, the method including: receiving a first address translation request from a peripheral device supporting a first protocol, wherein the first protocol supports cache coherency between the peripheral device and a processor cache; determining that a confidential compute architecture is enabled; and providing, in response to the first address translation request, a response including an indication to the peripheral device to not use the first protocol.

Classes IPC  ?

  • G06F 12/1081 - Traduction d'adresses pour accès périphérique à la mémoire principale, p.ex. accès direct en mémoire [DMA]
  • G06F 12/14 - Protection contre l'utilisation non autorisée de mémoire
  • G06F 12/0815 - Protocoles de cohérence de mémoire cache
  • G06F 12/1072 - Traduction d’adresse décentralisée, p.ex. dans des systèmes de mémoire partagée distribuée

38.

CACHE BLOCKING FOR DISPATCHES

      
Numéro d'application US2022053566
Numéro de publication 2023/129435
Statut Délivré - en vigueur
Date de dépôt 2022-12-20
Date de publication 2023-07-06
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Sharma, Saurabh
  • Hashemi, Hashem
  • Pessi, Paavo
  • Tuomi, Mika
  • Tommasi, Gianpaolo
  • Lukacs, Jeremy
  • Riguer, Guennadi

Abrégé

A processing system [100] divides successive dispatches [135] of work items into portions [145]. The successive dispatches are separated from each other by barriers [202], [204], each barrier indicating that the work items of the previous dispatch must complete execution before work items of a subsequent dispatch can begin execution. In some embodiments, the processing system interleaves execution of portions of a first dispatch with portions of subsequent dispatches that consume data produced by the first dispatch. The processing system thereby reduces the amount of data written to the local cache [120] by a producer dispatch while preserving data locality for a subsequent consumer (or consumer/producer) dispatch and facilitating processing efficiency.

Classes IPC  ?

  • G06F 12/08 - Adressage ou affectation; Réadressage dans des systèmes de mémoires hiérarchiques, p.ex. des systèmes de mémoire virtuelle

39.

ON-CHIP DISTRIBUTION OF TEST DATA FOR MULTIPLE DIES

      
Numéro d'application IB2022062741
Numéro de publication 2023/126813
Statut Délivré - en vigueur
Date de dépôt 2022-12-23
Date de publication 2023-07-06
Propriétaire
  • ATI TECHNOLOGIES ULC (Canada)
  • ADVANCED MICRO DEVICES PRODUCTS (CHINA) CO. LTD. (Chine)
Inventeur(s)
  • Margulis, Arie
  • Payakapan, Tassanee
  • Chao, Yuan

Abrégé

A multi-die integrated circuit [102] uses an on-chip test distribution module to distribute test data [105] to different dies, such as processor chiplets 104, 106,108, 110]. The test distribution module receives test input data [220] from an external source [115] via one or more integrated circuit pins [112] and distributes the test input data to the different dies, such that the different dies are able to concurrently apply the test data to one or more circuits. Based on application of the test input data the different dies concurrently generate corresponding test results [325] that are used to identify and address design or operation errors at the dies.

Classes IPC  ?

  • G01R 31/319 - Matériel de test, c. à d. circuits de traitement de signaux de sortie
  • G01R 31/3193 - Matériel de test, c. à d. circuits de traitement de signaux de sortie avec une comparaison entre la réponse effective et la réponse connue en l'absence d'erreur

40.

GRAPHICS DISCARD ENGINE

      
Numéro d'application US2022080402
Numéro de publication 2023/129776
Statut Délivré - en vigueur
Date de dépôt 2022-11-23
Date de publication 2023-07-06
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Brennan, Christopher, J.
  • Ramsey, Randy, Wayne
  • Pathak, Nishank
  • Iu, Ricky Wai Yeung
  • Mirza, Jimshed
  • Chan, Anthony

Abrégé

Systems, apparatuses, and methods for implementing a discard engine in a graphics pipeline are disclosed. A system includes a graphics pipeline with a geometry engine launching shaders that generate attribute data for vertices of each primitive of a set of primitives. The attribute data is consumed by pixel shaders, with each pixel shader generating a deallocation message when the pixel shader no longer needs the attribute data. A discard engine gathers deallocations from multiple pixel shaders and determines when the attribute data is no longer needed. Once a block of attributes has been consumed by all potential pixel shader consumers, the discard engine deallocates the given block of attributes. The discard engine sends a discard command to the caches so that the attribute data can be invalidated and not written back to memory.

Classes IPC  ?

  • G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
  • G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline
  • G06T 1/60 - Gestion de mémoire

41.

PROCESSING UNIT RESET BY A VIRTUAL FUNCTION

      
Numéro d'application IB2022062738
Numéro de publication 2023/126811
Statut Délivré - en vigueur
Date de dépôt 2022-12-23
Date de publication 2023-07-06
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Jiang, Yinan

Abrégé

A virtual function (VF) [111] of a virtual machine [110] is enabled to directly reset a processing portion [106] of a processing unit [104]. The VF initiates the reset of the processing portion directly and a host driver [116] associated with the processing unit is bypassed during the reset process. By allowing for a direct reset of the processing portion, a processing system [100] reduces the overhead associated with the reset process, enhances system security, and improves overall VM and hardware isolation at the processing system.

Classes IPC  ?

  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
  • G06F 1/24 - Moyens pour la remise à l'état initial

42.

ALLOCATING PERIPHERAL COMPONENT INTERFACE EXPRESS (PCIE) STREAMS IN A CONFIGURABLE MULTIPORT PCIE CONTROLLER

      
Numéro d'application IB2022062739
Numéro de publication 2023/126812
Statut Délivré - en vigueur
Date de dépôt 2022-12-23
Date de publication 2023-07-06
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Raval, Nippon
  • Ng, Philip
  • Marczewski, Jaroslaw

Abrégé

Allocating peripheral component interface express (PCIe) streams in a configurable multiport PCIe controller, including: detecting, by a PCIe controller, a link by a first PCIe device; and allocating, for the link between the PCIe controller and the first PCIe device, a first one or more PCIe streams from a pool of PCIe streams.

Classes IPC  ?

  • G06F 13/42 - Protocole de transfert pour bus, p.ex. liaison; Synchronisation
  • G06F 13/20 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie

43.

AUTOMATIC IN-GAME SUBTITLES AND CLOSED CAPTIONS

      
Numéro d'application US2022051581
Numéro de publication 2023/121850
Statut Délivré - en vigueur
Date de dépôt 2022-12-01
Date de publication 2023-06-29
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Liang, Wei
  • Blank, Ilia
  • Fok, Patrick
  • Zhang, Le
  • Schmit, Michael

Abrégé

An approach is provided for a gaming overlay application to provide automatic in-game subtitles and/or closed captions for video game applications. The overlay application accesses an audio stream and a video stream generated by an executing game application. The overlay application processes the audio stream through a text conversion engine to generate at least one subtitle. The overlay application determines a display position to associate with the at least one subtitle. The overlay application generates a subtitle overlay comprising the at least one subtitle located at the associated display position. The overlay application causes a portion of the video stream to be displayed with the subtitle overlay.

Classes IPC  ?

  • A63F 13/50 - Commande des signaux de sortie en fonction de la progression du jeu
  • G10L 15/26 - Systèmes de synthèse de texte à partir de la parole
  • H04N 5/222 - TRANSMISSION D'IMAGES, p.ex. TÉLÉVISION - Détails des systèmes de télévision Équipements de studio
  • H04N 5/278 - Sous-titrage
  • G06F 3/16 - Entrée acoustique; Sortie acoustique

44.

DROOP DETECTION AND CONTROL OF DIGITAL FREQUENCY-LOCKED LOOP

      
Numéro d'application US2022052658
Numéro de publication 2023/121917
Statut Délivré - en vigueur
Date de dépôt 2022-12-13
Date de publication 2023-06-29
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Mazumdar, Kaushik
  • Wong, Joyce Cheuk Wai
  • Ally, Naeem Ibrahim
  • Kosonocky, Stephen Victor

Abrégé

A apparatus includes a reference signal generator, a droop detection circuit, a digital frequency-locked loop (DFLL), and a DFLL control circuit. The reference signal generator that receives a digital value and produces a pulse-density modulated signal based on the digital value. The droop detection circuit converts the pulse-density modulated signal to an analog signal, compares the analog signal to a monitored supply voltage, and responsive to detecting a droop of the monitored supply voltage below a designated value relative to the analog signal, produces a droop detection signal. The DFLL provides a clock signal for synchronizing circuitry within a domain of the monitored supply voltage. The DFLL control circuit, responsive to receiving the droop detection signal, causes the DFLL to slow the clock signal.

Classes IPC  ?

  • H03L 7/081 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase avec un déphaseur commandé additionnel
  • H03L 7/24 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence directement appliqué au générateur
  • G01R 19/25 - Dispositions pour procéder aux mesures de courant ou de tension ou pour en indiquer l'existence ou le signe utilisant une méthode de mesure numérique
  • G01R 23/16 - Analyse de spectre; Analyse de Fourier

45.

DEFAULT BOOST MODE STATE FOR DEVICES

      
Numéro d'application US2022082013
Numéro de publication 2023/122583
Statut Délivré - en vigueur
Date de dépôt 2022-12-20
Date de publication 2023-06-29
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Greathouse, Joseph Lee
  • Clark, Adam Neil Calder
  • Kushnir, Stephen

Abrégé

One or more components of a computing device are run by default in a boost mode state. The one or more components continue to run in the boost mode state until the boost mode state is no longer sustainable, e.g., due to power consumption of the one or more components or temperature of the one or more components. The one or more components are switched to a reduced power state (e.g., a non-boost mode state) in response to the boost mode state no longer being sustainable. When operating the one or more components in the boost mode state again becomes sustainable due to power consumption or temperature of the one or more components, the one or more components are returned to the default boost mode state.

Classes IPC  ?

  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise
  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]
  • G06F 1/3206 - Surveillance d’événements, de dispositifs ou de paramètres initiant un changement de mode d’alimentation

46.

VARIABLE DISPATCH WALK FOR SUCCESSIVE CACHE ACCESSES

      
Numéro d'application US2022053381
Numéro de publication 2023/122025
Statut Délivré - en vigueur
Date de dépôt 2022-12-19
Date de publication 2023-06-29
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Sharma, Saurabh
  • Lukacs, Jeremy
  • Hashemi, Hashem
  • Tommasi, Gianpaolo
  • Riguer, Guennadi
  • Fowler, Mark
  • Ramsey, Randy

Abrégé

A processing system [100] is configured to translate a first cache access pattern of a dispatch [135] of work items to a cache access pattern [145] that facilitates consumption of data stored at a cache [120] of a parallel processing unit [110] by a subsequent access before the data is evicted to a more remote level of a memory hierarchy. For consecutive cache accesses having read-after-read data locality, in some embodiments the processing system translates the first cache access pattern to a space-filling curve [506]. In some embodiments, for consecutive accesses having read-after-write data locality, the processing system translates a first typewriter cache access pattern that proceeds in ascending order for a first access [512] to a reverse typewriter cache access pattern that proceeds in descending order for a subsequent cache access [514]. By translating the cache access pattern based on data locality, the processing system increases the hit rate of the cache.

Classes IPC  ?

  • G06F 12/0806 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement
  • G06F 9/38 - Exécution simultanée d'instructions
  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions

47.

ADAPTIVE POWER MANAGEMENT

      
Numéro d'application IB2022061500
Numéro de publication 2023/119016
Statut Délivré - en vigueur
Date de dépôt 2022-11-28
Date de publication 2023-06-29
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Mousazadeh, Mohammad Hamed
  • Lee, Joohyun
  • Irshad, Omer
  • Yan, Xuetao
  • Duenas, Alexander Sabino
  • Musani, Muhammad Saad

Abrégé

Techniques are described for adaptive device power management. The hardware computing unit detects a launch of an application by the operating system (OS) to be executed on the hardware computing unit. The hardware computing unit identifies the launched application and determines whether a hardware profile exists that is associated with the application. The hardware profile includes one or more hardware parameters that yield the optimal performance for power consumption by the hardware computing unit when executing the launched application. Based on determining that the hardware profile exists, the power policy of the OS is updated for the launched application and a driver updates the power state of the the hardware computing unit based on the new power policy.

Classes IPC  ?

  • G06F 1/3203 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements

48.

READ CLOCK TOGGLE AT CONFIGURABLE PAM LEVELS

      
Numéro d'application US2022051426
Numéro de publication 2023/107313
Statut Délivré - en vigueur
Date de dépôt 2022-11-30
Date de publication 2023-06-15
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Nygren, Aaron John
  • Litt, Michael John
  • Gopalakrishnan, Karthik
  • Liu, Tsun Ho

Abrégé

A read clock circuit selectively provides a read clock signal from a memory to a memory controller over a memory bus. A pulse-amplitude modulation (PAM) driver including an input and an output capable of driving at least three levels indicating respective digital values. A digital control circuit is coupled to the PAM driver and operable to cause the PAM driver to provide a preamble signal before the read clock signal, the preamble signal including an initial toggling state in which the PAM driver toggles between two selected levels at a first rate, and a final toggling state in which the PAM driver toggles between two selected levels at a second rate higher than the first rate, with a length of the initial toggling state and a length of the final toggling state are based on values in a mode register.

Classes IPC  ?

  • G11C 11/4076 - Circuits de synchronisation
  • G11C 11/4096 - Circuits de commande ou de gestion d'entrée/sortie [E/S, I/O] de données, p.ex. circuits pour la lecture ou l'écriture, circuits d'attaque d'entrée/sortie ou commutateurs de lignes de bits
  • G11C 7/10 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

49.

HARDWARE MANAGEMENT OF DIRECT MEMORY ACCESS COMMANDS

      
Numéro d'application US2022048214
Numéro de publication 2023/076591
Statut Délivré - en vigueur
Date de dépôt 2022-10-28
Date de publication 2023-05-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Greathouse, Joseph
  • Keely, Sean
  • Smith, Alan
  • Asaro, Anthony
  • Wang, Ling-Ling
  • Nemlekar, Milind
  • Thangirala, Hari
  • Kuehling, Felix

Abrégé

A method for hardware management of DMA transfer commands includes accessing, by a first DMA engine [314], a DMA transfer command and determining a first portion of a data transfer requested by the DMA transfer command. Transfer of a first portion of the data transfer by the first DMA engine is initiated based at least in part on the DMA transfer command. Similarly, a second portion of the data transfer by a second DMA engine is initiated based at least in part on the DMA transfer command. After transferring the first portion and the second portion of the data transfer, an indication is generated that signals completion of the data transfer requested by the DMA transfer command.

Classes IPC  ?

  • G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p.ex. acces direct à la mémoire, vol de cycle

50.

DUPLICATED REGISTERS IN CHIPLET PROCESSING UNITS

      
Numéro d'application US2022077848
Numéro de publication 2023/064728
Statut Délivré - en vigueur
Date de dépôt 2022-10-10
Date de publication 2023-04-20
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Dong, Haikun
  • Christidis, Kostantinos Danny
  • Wang, Ling-Ling
  • Wu, Minhua
  • Cong, Gaojian
  • Wang, Rui

Abrégé

Systems, apparatuses, and methods for implementing duplicated registers for access by initiators across multiple semiconductor dies are disclosed. A system includes multiple initiators on multiple semiconductor dies of a chiplet processor. One of the semiconductor dies is the master die, and this master die has copies of registers which can be accessed by the multiple initiators on the multiple semiconductor dies. When a given initiator on a given secondary die generates a register access, the register access is routed to the master die and a particular duplicate copy of the register maintained for the given secondary die. From the point of view of software, the multiple semiconductor dies appear as a single die, and the multiple initiators appear as a single initiator. Multiple types of registers can be maintained by the master die, with a flush register being one of the register types.

Classes IPC  ?

  • G06F 11/00 - Détection d'erreurs; Correction d'erreurs; Contrôle de fonctionnement

51.

DYNAMIC SETUP AND HOLD TIMES ADJUSTMENT FOR MEMORIES

      
Numéro d'application US2022077850
Numéro de publication 2023/064729
Statut Délivré - en vigueur
Date de dépôt 2022-10-10
Date de publication 2023-04-20
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Wuu, John J.
  • Kuszczak, Jaroslaw
  • Singla, Gaurav

Abrégé

A system and method for efficiently capturing data by sequential circuits across multiple operating conditions are described. In various implementations, an integrated circuit includes multiple signal arrival adjusters both at its I/O boundaries and across its die. The signal arrival adjuster includes two internal timing paths, each with a respective latency. The signal arrival adjuster receives an input signal, and generates an output signal from the a selected one of the first timing path and the second timing path. The signal arrival adjuster sends the output signal to a sequential circuit. The sequential circuit uses the output signal as one of an input data signal and an input clock signal. The selection between the two timing paths within the signal arrival adjuster aids satisfying the setup and hold time requirements of the sequential circuit.

Classes IPC  ?

  • G11C 7/10 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
  • G06F 7/02 - Comparaison de valeurs numériques
  • G06F 12/00 - Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
  • G11C 29/02 - Détection ou localisation de circuits auxiliaires défectueux, p.ex. compteurs de rafraîchissement défectueux
  • G11C 29/24 - Accès à des cellules additionnelles, p.ex. cellules factices ou cellules redondantes

52.

DYNAMIC ALLOCATION OF PLATFORM RESOURCES

      
Numéro d'application US2022043606
Numéro de publication 2023/055570
Statut Délivré - en vigueur
Date de dépôt 2022-09-15
Date de publication 2023-04-06
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Tikhostoup, Dmitri
  • Wong, Daniel, Waihim
  • Herz, William

Abrégé

A dynamic allocator for providing platform resource candidates is disclosed. In an implementation, a platform resource allocator receives a request from a workload initiator such as, an application, for a platform resource recommendation. The platform resource allocator analyzes performance capabilities and utilization metrics of a plurality of platform resources for each of a plurality of resource. The plurality of platform resources includes one or more graphics processor units (GPUs) and one or more accelerated processing units (APUs). The platform resource allocator dynamically provides the platform resource recommendation to the workload initiator to select one or more of the plurality of platform resources to execute a workload based on the performance capabilities and utilization metrics.

Classes IPC  ?

  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]

53.

PROVIDING AN OPTIMIZED SERVICE-BASED PIPELINE

      
Numéro d'application US2022044605
Numéro de publication 2023/055670
Statut Délivré - en vigueur
Date de dépôt 2022-09-23
Date de publication 2023-04-06
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Wong, Daniel Waihim
  • Porter, Allen J.

Abrégé

An optimized service-based pipeline includes a resource manager that receives a request that includes a description of a workload from a workload initiator such as an application. The resource manager identifies runtime utilization metrics of a plurality of processing resources, where the plurality of processing resources includes at least a first graphics processing unit (GPU) and a second GPU. The resource manager determines, based on the utilization metrics and one or more policies, a workload allocation recommendation for the workload. Thus, the workload initiator can determine whether placing a workload on a particular processing resource is preferable based on runtime behavior of the system and policies established of the workload.

Classes IPC  ?

  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]

54.

DYNAMIC REPARTITION OF MEMORY PHYSICAL ADDRESS MAPPING

      
Numéro d'application US2022044099
Numéro de publication 2023/055610
Statut Délivré - en vigueur
Date de dépôt 2022-09-20
Date de publication 2023-04-06
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Greathouse, Joseph
  • Smith, Alan
  • Duran, Francisco
  • Kuehling, Felix
  • Asaro, Anthony

Abrégé

Systems and methods for dynamic repartitioning of physical memory address mapping involve relocating data stored at one or more physical memory locations of one or more memory devices to another memory device or mass storage device, repartitioning one or more corresponding physical memory maps to include new mappings between physical memory addresses and physical memory locations of the one or more memory devices, then loading the relocated data back onto the one or more memory devices at physical memory locations determined by the new physical address mapping. Such dynamic repartitioning of the physical memory address mapping does not require a processing system to be rebooted and has various applications in connection with interleaving reconfiguration and error correcting code (ECC) reconfiguration of the processing system.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

55.

UNIFORM DISTRIBUTION OF PERIPHERAL POWER IN ASIC PLATFORMS

      
Numéro d'application IB2022059145
Numéro de publication 2023/052969
Statut Délivré - en vigueur
Date de dépôt 2022-09-26
Date de publication 2023-04-06
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Yahyazadeh, Danial
  • Blanchard, Philippe

Abrégé

A power supply circuit is provided for supplying power from multiple peripheral power supplies to a data processor. The power supply circuit includes a power bus, a plurality of load voltage converters each including an input coupled to the power bus and an output coupled to a respective one of multiple subsystems of the data processor, a plurality of input voltage converters each including an input for coupling to a respective one of multiple peripheral power supply voltages and an output coupled to the power bus, and a feedback control circuit having an input coupled to the power bus and a plurality of outputs coupled to respective ones of the input voltage converters for controlling a current draw of the respective input voltage converter.

Classes IPC  ?

  • G06F 1/26 - Alimentation en énergie électrique, p.ex. régulation à cet effet
  • G06F 1/18 - Installation ou distribution d'énergie
  • H02J 1/12 - Fonctionnement de générateurs à courant continu en parallèle avec des convertisseurs, p.ex. avec un redresseur à arc de mercure
  • H02M 1/00 - APPAREILS POUR LA TRANSFORMATION DE COURANT ALTERNATIF EN COURANT ALTERNATIF, DE COURANT ALTERNATIF EN COURANT CONTINU OU VICE VERSA OU DE COURANT CONTINU EN COURANT CONTINU ET EMPLOYÉS AVEC LES RÉSEAUX DE DISTRIBUTION D'ÉNERGIE OU DES SYSTÈMES D'ALI; TRANSFORMATION D'UNE PUISSANCE D'ENTRÉE EN COURANT CONTINU OU COURANT ALTERNATIF EN UNE PUISSANCE DE SORTIE DE CHOC; LEUR COMMANDE OU RÉGULATION - Détails d'appareils pour transformation

56.

PLATFORM RESOURCE SELCTION FOR UPSCALER OPERATIONS

      
Numéro d'application US2022044565
Numéro de publication 2023/049368
Statut Délivré - en vigueur
Date de dépôt 2022-09-23
Date de publication 2023-03-30
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Herz, William
  • Tikhostoup, Dmitri
  • Wong, Daniel Waihim
  • Singer, Mitchell H.
  • Stefanizzi, Bruno

Abrégé

Compound processing of an upscaler operation using platform resources includes: identifying a plurality of platform resources available to perform an upscaling operation, wherein the plurality of platform resources includes one or more graphics processor units (GPUs) and one or more accelerated processing units (APUs); and dynamically assigning workloads of the upscaling operation to one or more of the platform resources based on a modality of the upscaling operation; and processing the workloads of the upscaling operation by the platform resources to which the workloads are assigned.

Classes IPC  ?

  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]

57.

HUE-ADAPTIVE SATURATION INCREASE FOR OLED DISPLAY POWER REDUCTION

      
Numéro d'application IB2022058890
Numéro de publication 2023/047284
Statut Délivré - en vigueur
Date de dépôt 2022-09-20
Date de publication 2023-03-30
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Lachine, Vladimir

Abrégé

A processing system (100) adjusts a saturation component of a hue-saturation-value (HSV) color space pixel input (108) for an organic light emitting diode (OLED) display panel (122) as a function of the hue component. The processing system converts components of a pixel input from a non-HSV color space to HSV components of the pixel input in HSV color space and modifies the saturation component of the pixel input in HSV color space based on the hue component of the pixel input to generate modified HSV components of the pixel input. The processing system then converts the modified HSV components of the pixel input back into the original color space to produce modified components of the pixel input in the original color space and provides the modified components of the pixel input for receipt by the OLED display, allowing the pixel to be driven at a lower pixel value while maintaining perceptual quality.

Classes IPC  ?

  • G09G 3/3208 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p.ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice utilisant des sources lumineuses commandées utilisant des panneaux électroluminescents semi-conducteurs, p.ex. utilisant des diodes électroluminescentes [LED] organiques, p.ex. utilisant des diodes électroluminescentes organiques [OLED]
  • G09G 5/02 - Dispositions ou circuits de commande de l'affichage communs à l'affichage utilisant des tubes à rayons cathodiques et à l'affichage utilisant d'autres moyens de visualisation caractérisés par la manière dont la couleur est visualisée

58.

AUTOMATIC REDISTRIBUTION LAYER VIA GENERATION

      
Numéro d'application US2022037897
Numéro de publication 2023/014512
Statut Délivré - en vigueur
Date de dépôt 2022-07-21
Date de publication 2023-02-09
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Venkatramani, Rajagopalan
  • Gaddi, Renato Dimatula
  • Martinez, Liane
  • Santos, Warren Alexander
  • Surell, Dennis Glenn Lozanta

Abrégé

A system and method for automatically generating placement of vias within redistribution layers of a semiconductor package are described. A user defines attributes to use for automatic via generation in redistribution layers of a semiconductor package (702). The circuitry of a processor of a computing device used by the user executes instructions of an automatic redistribution layer (RDL) via generator (704). The automatic via generator uses the attributes, data indicative of the RDL netlist of signal routes within the RDL, and RDL mask layout data representing the signal masks of the metal layers within the RDL. The processor generates placement of vias for in the RDL based on the attributes and an identification of overlapping regions between metal layers.

Classes IPC  ?

  • G06F 30/392 - Conception de plans ou d’agencements, p.ex. partitionnement ou positionnement
  • G06F 30/394 - Routage
  • G06F 30/398 - Vérification ou optimisation de la conception, p.ex. par vérification des règles de conception [DRC], vérification de correspondance entre géométrie et schéma [LVS] ou par les méthodes à éléments finis [MEF]
  • G06F 115/12 - Cartes de circuits imprimés [PCB] ou modules multi-puces [MCM]
  • G06F 113/18 - Positionnement de puces

59.

AUTOMATED REDISTRIBUTION LAYER POWER CONNECTIONS

      
Numéro d'application US2022037903
Numéro de publication 2023/014514
Statut Délivré - en vigueur
Date de dépôt 2022-07-21
Date de publication 2023-02-09
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Venkatramani, Rajagopalan
  • Gaddi, Renato Dimatula
  • Surell, Dennis Glenn Lozanta
  • Martinez, Liane

Abrégé

A system and method for automatically generating layout masks of power rails within redistribution layers of a semiconductor package are described (918). A user defines attributes to use for automatic power rail generation in the redistribution layers (904, 906, 908). The circuitry of a processor of a computing device used by the user executes instructions of a redistribution layer (RDL) automated power rail generator, which is referred to as the power rail generator (910). The power rail generator uses the attributes and a copy of the RDL netlist of the signal routes within the RDL to generate RDL mask layout data representing the signal routes of the power rails within the RDL. The processor generates the power rails for a significantly large number of signal routes in the RDL based on the received data such as the attributes that allow the user to customize the automatic generation.

Classes IPC  ?

  • G06F 30/394 - Routage
  • G06F 30/398 - Vérification ou optimisation de la conception, p.ex. par vérification des règles de conception [DRC], vérification de correspondance entre géométrie et schéma [LVS] ou par les méthodes à éléments finis [MEF]
  • G06F 113/18 - Positionnement de puces
  • G06F 115/12 - Cartes de circuits imprimés [PCB] ou modules multi-puces [MCM]

60.

TECHNIQUE FOR EXTENDED IDLE DURATION FOR DISPLAY TO IMPROVE POWER CONSUMPTION

      
Numéro d'application US2022037027
Numéro de publication 2023/009320
Statut Délivré - en vigueur
Date de dépôt 2022-07-13
Date de publication 2023-02-02
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Branover, Alexander J.
  • Weaver, Christopher T.
  • Tsien, Benjamin
  • Paul, Indrani
  • Doctor, Mihir Shaileshbhai
  • Gibney, Thomas J.
  • Petry, John P.
  • Au, Dennis
  • Hall, Oswin

Abrégé

A disclosed technique includes transmitting data in a first buffer associated with a first display pipe to a first display associated with the first display pipe; transmitting data in a second buffer associated with a second display pipe to the first display; requesting wake-up of a memory; and refilling one or both of the first buffer and the second buffer from the memory.

Classes IPC  ?

  • G09G 5/00 - Dispositions ou circuits de commande de l'affichage communs à l'affichage utilisant des tubes à rayons cathodiques et à l'affichage utilisant d'autres moyens de visualisation
  • G09G 3/20 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p.ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice
  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

61.

IN-BAND COMMUNICATION INTERFACE POWER MANAGEMENT FENCING

      
Numéro d'application IB2022056343
Numéro de publication 2023/281464
Statut Délivré - en vigueur
Date de dépôt 2022-07-08
Date de publication 2023-01-12
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Shek, Chi Yan Herburt
  • Christidis, Kostantinos Danny

Abrégé

An apparatus and method for providing efficient power management for data transfer protocols between components. A source generates requests and a destination services the requests. The source and destination support a communication protocol that includes both a transfer channel and one or more transaction channels for each type of request. The source and destination rely on a valid signal and a ready signal of the transfer channels to autonomously manage power consumption. The source and destination remove any dependencies on an external power manager and make it unnecessary to add signal extensions to the communication protocol to support power management.

Classes IPC  ?

  • G06F 1/3206 - Surveillance d’événements, de dispositifs ou de paramètres initiant un changement de mode d’alimentation
  • G06F 1/3287 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par la mise hors tension d’une unité fonctionnelle individuelle dans un ordinateur

62.

CONCURRENT PROCESSING OF MEMORY MAPPING INVALIDATION REQUESTS

      
Numéro d'application US2022034486
Numéro de publication 2022/271800
Statut Délivré - en vigueur
Date de dépôt 2022-06-22
Date de publication 2022-12-29
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Smith, Wade K.
  • Asaro, Anthony

Abrégé

A translation lookaside buffer (TLB) [110] receives mapping invalidation requests [105, 106] from one or more sources, such as one or more processing units [102, 104] of a processing system. The TLB includes one or more invalidation processing pipelines [112], wherein each processing pipeline includes multiple processing states arranged in a pipeline, so that a given stage executes its processing operations concurrent with other stages of the pipeline executing their processing operations.

Classes IPC  ?

  • G06F 12/1027 - Traduction d'adresses utilisant des moyens de traduction d’adresse associatifs ou pseudo-associatifs, p.ex. un répertoire de pages actives [TLB]
  • G06F 12/0891 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p.ex. mémoires cache utilisant des moyens d’effacement, d’invalidation ou de réinitialisation

63.

TRANSMISSION OF ADDRESS TRANSLATION TYPE PACKETS

      
Numéro d'application IB2022056423
Numéro de publication 2022/269582
Statut Délivré - en vigueur
Date de dépôt 2022-07-12
Date de publication 2022-12-29
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Christidis, Kostantinos Danny

Abrégé

Apparatuses, systems and methods for routing requests and responses targeting a shared resource. A queue in a communication fabric is located in a path between the requesters and a shared resource. In some embodiments, the shared resource is a shared address translation cache stored in an endpoint. The physical channel between the queue and the shared resource supports multiple virtual channels. The queue assigns at least one entry to each virtual channel of a group of virtual channels where the group includes a virtual channel for each address translation request type from a single requester of the multiple requesters. When the at least one entry for a given requester is de-allocated, the queue allocates this entry only with requests from the assigned virtual channel even if the empty entry is the only available entry of the queue.

Classes IPC  ?

  • H04L 61/09 - Correspondance entre adresses
  • G06F 12/1009 - Traduction d'adresses avec tables de pages, p.ex. structures de table de page

64.

TRUSTED PROCESSOR FOR SAVING GPU CONTEXT TO SYSTEM MEMORY

      
Numéro d'application US2022033950
Numéro de publication 2022/271541
Statut Délivré - en vigueur
Date de dépôt 2022-06-17
Date de publication 2022-12-29
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Phan, Gia
  • Jain, Ashish
  • Brown, Randall

Abrégé

A trusted processor [120] saves and restores context [155] and data [160] stored at a frame buffer [115] of a GPU [110] concurrent with initialization of a CPU [105] of the processing system [100]. In response to detecting that the GPU is powering down, the trusted processor accesses the context of the GPU and data stored at a frame buffer of the GPU via a high-speed bus [125]. The trusted processor stores the context and data at a system memory [140], which maintains the context and data while the GPU is powered down. In response to detecting that the GPU is powering up again, the trusted processor restores the context and data to the GPU, which can be performed concurrently with initialization of the CPU.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

65.

MASTER-SLAVE COMMUNICATION WITH SUBDOMAINS

      
Numéro d'application IB2022051944
Numéro de publication 2022/224050
Statut Délivré - en vigueur
Date de dépôt 2022-03-04
Date de publication 2022-10-27
Propriétaire
  • ATI TECHNOLOGIES ULC (Canada)
  • ADVANCED MICRO DEVICES, INC. (USA)
Inventeur(s)
  • Che, Shijie
  • Xu, Wentao
  • Brown, Randall
  • Hiremath, Vaibhav Amarayya
  • Taghi-Loo, Manuchehr

Abrégé

A computing system may implement a method for creating a first subdomain by configuring one of a first plurality of slave nodes as a first subdomain master node and configuring one or more other slave nodes of the first plurality of slave nodes as first subdomain slave nodes to the first subdomain master node.

Classes IPC  ?

66.

DYNAMIC SYSTEM POWER LOAD MANAGEMENT

      
Numéro d'application US2022021493
Numéro de publication 2022/212141
Statut Délivré - en vigueur
Date de dépôt 2022-03-23
Date de publication 2022-10-06
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Malaya, Nicholas P.
  • Kushnir, Stephen
  • Brantley, William C.
  • Greathouse, Joseph L.

Abrégé

A method for reducing power variations resulting from changes in processor workload includes communicating a power dip condition to a workload scheduler of a processor device in response to identifying the power dip condition. One or more target power workloads are assigned for execution at the processor device based at least in part on the power dip condition. Further, each of the one or more target power workloads is associated with a known power load.

Classes IPC  ?

  • H02J 3/12 - Circuits pour réseaux principaux ou de distribution, à courant alternatif pour règler la tension dans des réseaux à courant alternatif par changement d'une caractéristique de la charge du réseau
  • G06Q 50/06 - Fourniture d'électricité, de gaz ou d'eau

67.

POWER SHIFTING BASED ON BOTTLENECK PREDICTION

      
Numéro d'application US2022021743
Numéro de publication 2022/212170
Statut Délivré - en vigueur
Date de dépôt 2022-03-24
Date de publication 2022-10-06
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Choi, Wonje
  • Austin, Michael J.
  • Paul, Indrani
  • Srivastav, Meeta
  • Duenas, Alexander Sabino

Abrégé

Power shifting based on bottleneck prediction, including: determining a first plurality of performance metrics for an accelerated processing unit (APU) and a second plurality of performance metrics for a graphics processing unit (GPU); providing the first plurality of performance metrics and the second plurality of performance metrics as an input to a model configured to identify one or more bottlenecks in the APU or the GPU; determining, based on an output of the model, a power distribution between the APU and the GPU; and applying the power distribution.

Classes IPC  ?

  • G06F 1/26 - Alimentation en énergie électrique, p.ex. régulation à cet effet
  • G06F 1/28 - Surveillance, p.ex. détection des pannes d'alimentation par franchissement de seuils
  • G06F 1/324 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par réduction de la fréquence d’horloge
  • G06F 1/3296 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par diminution de la tension d’alimentation ou de la tension de fonctionnement

68.

LOW POWER STATE SELECTION BASED ON IDLE DURATION HISTORY

      
Numéro d'application US2022022359
Numéro de publication 2022/212385
Statut Délivré - en vigueur
Date de dépôt 2022-03-29
Date de publication 2022-10-06
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Rao, Karthik
  • Paul, Indrani
  • Yi, Donny
  • Khodorkovsky, Oleksandr
  • De Paula Rosa Piga, Leonardo
  • Choi, Wonje
  • Lewis, Dana G.
  • Sambamurthy, Sriram

Abrégé

An apparatus (100) includes a processor (102), a sleep state duration prediction modulem (404), and a system management unit (316). The sleep state duration prediction module is configured to predict a sleep state duration (416) for a component of the apparatus. The system management unit is to transition the component into a sleep state selected from a plurality of sleep states based on a comparison of the predicted sleep state duration to at least one duration threshold. Each sleep state of the plurality of sleep states is a lower power state than a previous sleep state of the plurality of sleep states.

Classes IPC  ?

  • G06F 1/3228 - Surveillance d’exécution de tâches, p.ex. par utilisation de temporisations d’attente, de commandes d’arrêt ou de commandes d’attente
  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise

69.

REAL TIME MACHINE LEARNING-BASED PRIVACY FILTER FOR REMOVING REFLECTIVE FEATURES FROM IMAGES AND VIDEO

      
Numéro d'application US2022018799
Numéro de publication 2022/211967
Statut Délivré - en vigueur
Date de dépôt 2022-03-03
Date de publication 2022-10-06
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Wu, Vickie Youmin
  • Yu, Wilson Hung
  • Karaimer, Hakki Can

Abrégé

A method for removing reflections from images is disclosed. The method includes identifying one or more segments of an image, the one or more segments including a reflection; identifying one or more features of the one or more segments; removing the one or more features from the segments to generate one or more sanitized segments; and combining the one or more sanitized segments with the image to generate a sanitized image.

Classes IPC  ?

70.

SYSTEM AND METHOD FOR PROVIDING PAGE MIGRATION

      
Numéro d'application US2022021818
Numéro de publication 2022/212182
Statut Délivré - en vigueur
Date de dépôt 2022-03-24
Date de publication 2022-10-06
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • White, Sean T.
  • Ng, Philip

Abrégé

Methods and apparatus for providing page migration of pages among tiered memories identify frequently accessed memory pages in each memory tier and generate page hotness ranking information indicating how frequently memory pages are being accessed. Methods and apparatus provide the page hotness ranking information to an operating system or hypervisor depending on which is used in the system, the operating system or hypervisor issues a page move command to a hardware data mover, based on the page hotness ranking information and the hardware data mover moves a memory page to a different memory tier in response to the page move command from the operating system.

Classes IPC  ?

  • G06F 12/121 - Commande de remplacement utilisant des algorithmes de remplacement
  • G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p.ex. acces direct à la mémoire, vol de cycle

71.

GRAPHICS PROCESSING UNIT (GPU) SELECTION BASED ON A UTILIZED POWER SOURCE

      
Numéro d'application US2022021931
Numéro de publication 2022/212198
Statut Délivré - en vigueur
Date de dépôt 2022-03-25
Date de publication 2022-10-06
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Tikhostoup, Dmitri
  • Giemborek, Vladimir
  • Herz, William

Abrégé

Graphics processing unit (GPU) selection based on a utilized power source, including: determining that an apparatus is using a direct current (DC) power source instead of an Alternating Current (AC) power source; and causing, in response to the apparatus using the DC power source, the apparatus to preferentially utilize an integrated graphics processing unit (iGPU) over a discrete graphics processing unit (dGPU) while using the DC power source.

Classes IPC  ?

  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise

72.

MIGRATING PAGES OF MEMORY ACCESSIBLE BY INPUT-OUTPUT DEVICES

      
Numéro d'application IB2022052503
Numéro de publication 2022/200962
Statut Délivré - en vigueur
Date de dépôt 2022-03-18
Date de publication 2022-09-29
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Ng, Philip
  • Raval, Nippon

Abrégé

An electronic device includes a memory, a processor that executes a software entity, a page migration engine (PME), and an input-output memory management unit (IOMMU). The software entity and the PME perform operations for preparing to migrate a page of memory accessible by at least one IO device in the memory, the software entity and the PME setting migration state information in a page table entry for the page of memory and information in reverse map table (RMT) entries involved with migrating the page of memory based on the operations being performed. The IOMMU controls usage of information from the page table entry and controls performance of memory accesses of the page of memory based on the migration state information in the page table entry and information in the RMT entries. The PME migrates the page of memory upon completing the operations for preparing to migrate the page of memory.

Classes IPC  ?

  • G06F 12/08 - Adressage ou affectation; Réadressage dans des systèmes de mémoires hiérarchiques, p.ex. des systèmes de mémoire virtuelle
  • G06F 12/1009 - Traduction d'adresses avec tables de pages, p.ex. structures de table de page

73.

METHOD, SYSTEM, AND APPARATUS FOR SUPPORTING MULTIPLE ADDRESS SPACES TO FACILITATE DATA MOVEMENT

      
Numéro d'application US2022018331
Numéro de publication 2022/187239
Statut Délivré - en vigueur
Date de dépôt 2022-03-01
Date de publication 2022-09-09
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Ng, Philip
  • Raval, Nippon
  • Xu, Buheng
  • Dobrin, Rostislav S.
  • Han, Shawn

Abrégé

Methods, systems, and apparatuses provide support for multiple address spaces in order to facilitate data movement. One system includes a host processor; a memory; a data fabric coupled to the host processor and to the memory; a plurality of input/output memory manage units (IOMMUs), each of the plurality of IOMMUs coupled to the data fabric; a plurality of root ports, each of the root ports coupled to a corresponding IOMMU of the plurality of IOMMUs; and a plurality of peripheral component endpoints, each of the plurality of peripheral component endpoints coupled to a corresponding root port of the plurality of root ports, wherein each of the root ports comprises hardware control logic operative to: synchronize the plurality of root ports; receive, from the corresponding peripheral component endpoint, a direct memory access (DMA) request; and provide the DMA request to the corresponding IOMMU of the plurality of IOMMUs.

Classes IPC  ?

  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
  • G06F 12/02 - Adressage ou affectation; Réadressage
  • G06F 12/08 - Adressage ou affectation; Réadressage dans des systèmes de mémoires hiérarchiques, p.ex. des systèmes de mémoire virtuelle
  • G06F 12/10 - Traduction d'adresses
  • G06F 12/1009 - Traduction d'adresses avec tables de pages, p.ex. structures de table de page
  • G06F 12/1027 - Traduction d'adresses utilisant des moyens de traduction d’adresse associatifs ou pseudo-associatifs, p.ex. un répertoire de pages actives [TLB]
  • G06F 12/1081 - Traduction d'adresses pour accès périphérique à la mémoire principale, p.ex. accès direct en mémoire [DMA]
  • G06F 12/109 - Traduction d'adresses pour espaces adresse virtuels multiples, p.ex. segmentation
  • G06F 12/14 - Protection contre l'utilisation non autorisée de mémoire
  • G06F 13/12 - Commande par programme pour dispositifs périphériques utilisant des matériels indépendants du processeur central, p.ex. canal ou processeur périphérique
  • G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
  • G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p.ex. acces direct à la mémoire, vol de cycle
  • G06F 13/40 - Structure du bus
  • G06F 13/42 - Protocole de transfert pour bus, p.ex. liaison; Synchronisation

74.

STILL FRAME DETECTION IN VIDEO DATA

      
Numéro d'application US2021064759
Numéro de publication 2022/146803
Statut Délivré - en vigueur
Date de dépôt 2021-12-21
Date de publication 2022-07-07
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Semsarzadeh, Mehdi
  • Wang, Jiao
  • Yu, Yao Wen
  • Harold, Edward
  • George, Richard E.

Abrégé

Still frame detection for single pass video data, including: determining that an average quantization parameter of a frame of video data falls below a quantization parameter threshold; determining whether an amount of skipped macroblocks in the frame meets a skipped macroblock threshold; and responsive to the amount of skipped macroblocks exceeding the skipped macroblock threshold, identifying the frame as a still frame.

Classes IPC  ?

  • H04N 19/124 - Quantification
  • H04N 19/132 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’élément, le paramètre ou la sélection affectés ou contrôlés par le codage adaptatif Échantillonnage, masquage ou troncature d’unités de codage, p.ex. ré-échantillonnage adaptatif, saut de trames, interpolation de trames ou masquage de coefficients haute fréquence de transformée
  • H04N 19/172 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant une image, une trame ou un champ
  • H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant un bloc, p.ex. un macrobloc
  • H04N 19/159 - Type de prédiction, p.ex. prédiction intra-trame, inter-trame ou de trame bidirectionnelle
  • H04N 19/147 - Débit ou quantité de données codées à la sortie du codeur selon des critères de débit-distorsion

75.

ADDRESS TRANSLATION SERVICES BUFFER

      
Numéro d'application IB2021061723
Numéro de publication 2022/144660
Statut Délivré - en vigueur
Date de dépôt 2021-12-14
Date de publication 2022-07-07
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Ng, Philip
  • Patel, Vinay

Abrégé

An address translation buffer or ATB is provided for emulating or implementing the PCIe (Peripheral Component Interface Express) ATS (Address Translation Services) protocol within a PCIe-compliant device. The ATB operates in place of (or in addition to) an address translation cache (ATC), but is implemented in firmware or hardware without requiring the robust set of resources associated with a permanent hardware cache (e.g., circuitry for cache control and lookup). A component of the device (e.g., a DMA engine) requests translation of an untranslated address, via a host input/output memory management unit for example, and the response (including a translated address) is stored in the ATB for use for a single DMA operation (which may involve multiple transactions across the PCIe bus).

Classes IPC  ?

  • G06F 12/1081 - Traduction d'adresses pour accès périphérique à la mémoire principale, p.ex. accès direct en mémoire [DMA]
  • G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p.ex. acces direct à la mémoire, vol de cycle
  • G06F 13/42 - Protocole de transfert pour bus, p.ex. liaison; Synchronisation

76.

METHOD AND APPARATUS FOR PROVIDING NON-COMPUTE UNIT POWER CONTROL IN INTEGRATED CIRCUITS

      
Numéro d'application IB2021061889
Numéro de publication 2022/144677
Statut Délivré - en vigueur
Date de dépôt 2021-12-16
Date de publication 2022-07-07
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Paul, Indrani
  • Piga, Leonardo De Paula Rosa
  • Subramony, Mahesh
  • Arora, Sonu
  • Cherepacha, Donald
  • Clark, Adam N.C.

Abrégé

Methods and apparatus employ a plurality of heterogeneous compute units and a plurality of non-compute units operatively coupled to the plurality of compute units. Power management logic (PML) determines a memory bandwidth level associated with a respective workload running on each of a plurality of heterogeneous compute units on the IC, and adjusts a power level of at least one non-compute unit of a memory system on the IC from a first power level to a second power level, based on the determined memory bandwidth levels. Memory access latency is also taken into account in some examples to adjust a power level of non-compute units.

Classes IPC  ?

  • G06F 1/3203 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements
  • G06F 1/324 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par réduction de la fréquence d’horloge
  • G06F 1/3296 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par diminution de la tension d’alimentation ou de la tension de fonctionnement

77.

DISPLAY WALL SYNCHRONIZATION USING VARIABLE REFRESH RATE MODULES

      
Numéro d'application IB2021062214
Numéro de publication 2022/144709
Statut Délivré - en vigueur
Date de dépôt 2021-12-22
Date de publication 2022-07-07
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Glen, David I. J.

Abrégé

A processing system (100) synchronizes the display of a frame of video at an array of variable refresh rate (VRR) display modules (141) of a display wall (140) by dynamically adjusting a frequency and phase of the refresh rates of the VRR display modules via network protocols based on a selected master timing signal. The processing system selects a master timing signal and transmits the master timing signal to video processing units (VPUs) (105) that render portions of the frame for display at the VRR display modules. Each VPU adjusts the frequency and phase of the VRR display modules for which it renders portions of the frame based on the master timing signal.

Classes IPC  ?

  • H04N 21/242 - Procédés de synchronisation, p.ex. traitement de références d'horloge de programme [PCR]

78.

MIGRATING PAGES OF MEMORY ACCESSIBLE BY INPUT-OUTPUT DEVICES

      
Numéro d'application IB2021061534
Numéro de publication 2022/144646
Statut Délivré - en vigueur
Date de dépôt 2021-12-09
Date de publication 2022-07-07
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Ng, Philip
  • Raval, Nippon

Abrégé

An electronic device includes a memory, an input-output memory management unit (IOMMU), a processor that executes a software entity, and a page migration engine. The software entity and the page migration engine perform operations for preparing to migrate a page of memory that is accessible by the at least one IO device in the memory, the software entity and the page migration engine set migration state information in a page table entry for the page of memory based on the operations being performed. When the operations for preparing to migrate the page of memory are completed, the page migration engine migrates the page of memory in the memory. The IOMMU uses the migration state information in the page table entry to control one or more operations of the IOMMU.

Classes IPC  ?

  • G06F 12/02 - Adressage ou affectation; Réadressage

79.

SOFTWARE-IMPLEMENTED GENLOCK AND FRAMELOCK

      
Numéro d'application IB2021062213
Numéro de publication 2022/144708
Statut Délivré - en vigueur
Date de dépôt 2021-12-22
Date de publication 2022-07-07
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Glen, David I. J.

Abrégé

A processing system (100) synchronizes the frequencies and phases of the display outputs (130) of multiple video processing units (VPUs) (105) by adjusting a local time base (230) generated at each VPU to match a virtual global time base (235) generated based on a network protocol and to synchronize video timing for the display outputs based on the virtual global time base.

Classes IPC  ?

  • H04N 21/242 - Procédés de synchronisation, p.ex. traitement de références d'horloge de programme [PCR]

80.

ADAPTIVE AUDIO MIXING

      
Numéro d'application US2021063751
Numéro de publication 2022/140146
Statut Délivré - en vigueur
Date de dépôt 2021-12-16
Date de publication 2022-06-30
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Wakeland, Carl, Kittredge
  • Saeedi, Mehdi
  • Perry, Thomas, Daniel
  • Sines, Gabor

Abrégé

Systems, apparatuses, and methods for performing adaptive audio mixing are disclosed. A trained neural network dynamically selects and mixes pre-recorded, human-composed music stems that are composed as mutually compatible sets. Stem and track selection, volume mixing, filtering, dynamic compression, acoustical/reverberant characteristics, segues, tempo, beat-matching and crossfading parameters generated by the neural network are inferred from the game scene characteristics and other dynamically changing factors. The trained neural network selects an artist's pre-recorded stems and mixes the stems in real-time in unique ways to dynamically adjust and modify background music based on factors such as game scenario, the unique storyline of the player, scene elements, the player's profile, interest, and performance, adjustments made to game controls (e.g., music volume), number of viewers, received comments, player's popularity, player's native language, player's presence, and/or other factors. The trained neural network creates unique music that dynamically varies according to real-time circumstances.

Classes IPC  ?

  • A63F 13/54 - Commande des signaux de sortie en fonction de la progression du jeu incluant des signaux acoustiques, p. ex. pour simuler le bruit d’un moteur en fonction des tours par minute [RPM] dans un jeu de conduite ou la réverbération contre un mur virtuel
  • A63F 13/67 - Création ou modification du contenu du jeu avant ou pendant l’exécution du programme de jeu, p.ex. au moyen d’outils spécialement adaptés au développement du jeu ou d’un éditeur de niveau intégré au jeu en s’adaptant à ou par apprentissage des actions de joueurs, p.ex. modification du niveau de compétences ou stockage de séquences de combats réussies en vue de leur réutilisation
  • A63F 13/79 - Aspects de sécurité ou de gestion du jeu incluant des données sur les joueurs, p.ex. leurs identités, leurs comptes, leurs préférences ou leurs historiques de jeu
  • G10H 1/46 - Commande de la puissance

81.

PERFORMING ASYNCHRONOUS MEMORY CLOCK CHANGES ON MULTI-DISPLAY SYSTEMS

      
Numéro d'application IB2021061867
Numéro de publication 2022/137046
Statut Délivré - en vigueur
Date de dépôt 2021-12-16
Date de publication 2022-06-30
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Rahman, Arshad
  • Panchacharamoorthy, Rajeevan
  • Ivanovic, Boris

Abrégé

Systems, apparatuses, and methods for performing asynchronous memory clock changes on multiple displays are disclosed. From time to time, a memory clock frequency change is desired for a memory subsystem storing frame buffer(s) used to drive pixels to multiple displays. For example, when the real-time memory bandwidth demand differs from the memory bandwidth available with the existing memory clock frequency, a control unit tracks the vertical blanking interval (VBI) timing of a first display. Also, the control unit causes a second display to enter into panel self-refresh (PSR) mode. Once the PSR mode of the second display overlaps with a VBI of the first display, a memory clock frequency change, including memory training, is initiated. After the memory clock frequency change, the displays are driven by the frame buffer(s) in the memory subsystem at an updated frequency.

Classes IPC  ?

  • G09G 5/12 - Synchronisation entre l'unité d'affichage et d'autres unités, p.ex. d'autres unités d'affichage, des lecteurs de disques vidéo

82.

HARDWARE-BASED PROTECTION OF VIRTUAL FUNCTION RESOURCES

      
Numéro d'application IB2021061430
Numéro de publication 2022/123450
Statut Délivré - en vigueur
Date de dépôt 2021-12-07
Date de publication 2022-06-16
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Jiang, Yinan
  • Zhang, Min

Abrégé

Virtual functions are implemented using a plurality of resources [220] and physical function circuitry [210] that executes a virtual function [215] using information stored in the plurality of resources. A processing unit [105] executes a host driver [205] that selectively enables access to the plurality of resources by the virtual function based on an operational state of the processing unit. In some cases, a state machine [300] that determines a state of the virtual function and the host driver that enables access to the plurality of resources by the virtual function based on the state of the virtual function executing on the processing unit. The subsets of the plurality of resources are used to implement a frame buffer [222], one or more context registers [225, 226], a doorbell [231], and one or more mailbox registers [235, 236].

Classes IPC  ?

  • G06F 9/44 - Dispositions pour exécuter des programmes spécifiques
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

83.

APPLICATION OVERRIDE OF POWER ESTIMATION MECHANISM

      
Numéro d'application US2021058840
Numéro de publication 2022/103879
Statut Délivré - en vigueur
Date de dépôt 2021-11-10
Date de publication 2022-05-19
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Hauke, Jonathan David
  • Clark, Adam

Abrégé

Systems, apparatuses, and methods for performing a software override of a power estimation mechanism are disclosed. A computing system includes a plurality of tuned parameters for generating an estimate of power consumption. The tuned parameters are generated based on post-silicon characterization of the system. After deployment, the system executes a plurality of different applications. When launching a particular application, the system loads a corresponding set of override parameters which are used to replace the plurality of tuned parameters. The system generates an estimate of power consumption using the set of override parameters rather than the previously determined tuned parameters. Then while executing the particular application, the system makes adjustments to power and frequency values for the various system components based on the estimate of power consumption.

Classes IPC  ?

  • G06F 1/3206 - Surveillance d’événements, de dispositifs ou de paramètres initiant un changement de mode d’alimentation
  • G06F 1/324 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par réduction de la fréquence d’horloge
  • G06F 1/3296 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par diminution de la tension d’alimentation ou de la tension de fonctionnement

84.

REFRESHING DISPLAYS USING ON-DIE CACHE

      
Numéro d'application US2021051084
Numéro de publication 2022/093428
Statut Délivré - en vigueur
Date de dépôt 2021-09-20
Date de publication 2022-05-05
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Partap Singh Rana, Dhirendra
  • Naffziger, Samuel
  • Phan, Gia Tung
  • Tsien, Benjamin

Abrégé

Refreshing displays using on-die cache, including: determining that a static display condition has been met; storing, in cache memory of a processor, first display data; and displaying the first display data from the cache memory.

Classes IPC  ?

  • G09G 5/36 - Dispositions ou circuits de commande de l'affichage communs à l'affichage utilisant des tubes à rayons cathodiques et à l'affichage utilisant d'autres moyens de visualisation caractérisés par l'affichage de dessins graphiques individuels en utilisant une mémoire à mappage binaire
  • G09G 5/39 - Commande de la mémoire à mappage binaire

85.

SHARED DATA FABRIC PROCESSING CLIENT RESET SYSTEM AND METHOD

      
Numéro d'application US2021052004
Numéro de publication 2022/067070
Statut Délivré - en vigueur
Date de dépôt 2021-09-24
Date de publication 2022-03-31
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Kalyanasundharam, Vydhyanathan
  • Tsien, Benjamin
  • Branover, Alexander J.
  • Petry, John
  • Yang, Chen-Ping
  • Kyrychynskyi, Rostyslav

Abrégé

A processing system that includes a shared data fabric resets a first client processor while operating a second client processor. The first client processor is instructed to stop making requests to one or more devices of the shared data fabric. Status communications are blocked between the first client processor and a memory controller, the second client processor, or both, such that the first client processor enters a temporary offline state. The first client processor is indicated as being non-coherent. Accordingly, when the processor is reset some errors and efficiency losses due messages sent during or prior to the reset are prevented.

Classes IPC  ?

  • G06F 21/70 - Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur
  • G06F 21/55 - Détection d’intrusion locale ou mise en œuvre de contre-mesures
  • G06F 21/60 - Protection de données
  • G06F 1/24 - Moyens pour la remise à l'état initial

86.

GLITCHLESS GPU SWITCHING AT A MULTIPLEXER

      
Numéro d'application IB2021058616
Numéro de publication 2022/064371
Statut Délivré - en vigueur
Date de dépôt 2021-09-21
Date de publication 2022-03-31
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Koo, Anthony Wl
  • Hussain, Syed Athar

Abrégé

A rendering device [105] signals a display device [170] to capture and replay a current frame to maintain a static image while switching between multiple graphics processing units (GPUs) [130, 135]at a multiplexer (MUX). Replaying the current frame while the MUX switch is in progress smooths the user experience such that no screen blanking or artifacts are observable.

Classes IPC  ?

  • G09G 5/399 - Commande de la mémoire à mappage binaire en utilisant plusieurs mémoires à mappage binaire fonctionnant en alternance, p.ex. des tampons ping-pong

87.

VIDEO TIMING FOR DISPLAY SYSTEMS WITH VARIABLE REFRESH RATES

      
Numéro d'application IB2021058658
Numéro de publication 2022/064396
Statut Délivré - en vigueur
Date de dépôt 2021-09-22
Date de publication 2022-03-31
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Glen, David I. J.

Abrégé

A display system (100) supports variable refresh rates that include a plurality of refresh rates. A source such as a GPU (140) provides frames to the display system at a selected one of the refresh rates. The refresh rates are factored into a corresponding plurality of prime factors. A plurality of numbers of lines per frame in frames provided at the plurality of refresh rates is determined based on one or more ratios of the plurality of refresh rates, the plurality of prime factors, and a line rate for providing frames to the display system at the plurality of refresh rates. The source then selectively provides frames to the display system at one refresh rate of the plurality of refresh rates using the same line rate regardless of which refresh rate is chosen. Furthermore, the number of lines per frame can be an integer for frames provided at the refresh rates.

Classes IPC  ?

  • G09G 5/18 - Circuits de synchronisation pour l'affichage à balayage par trame
  • H04N 3/10 - TRANSMISSION D'IMAGES, p.ex. TÉLÉVISION - Détails des dispositifs de balayage des systèmes de télévision; Leur combinaison avec la production des tensions d'alimentation par des moyens non exclusivement optiques-mécaniques

88.

REDUCED VERTICAL BLANKING REGIONS FOR DISPLAY SYSTEMS THAT SUPPORT VARIABLE REFRESH RATES

      
Numéro d'application IB2021058694
Numéro de publication 2022/064423
Statut Délivré - en vigueur
Date de dépôt 2021-09-23
Date de publication 2022-03-31
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Glen, David I., J.

Abrégé

A system includes a timing reference and one or more processors configured to generate and provide, based on the timing reference, frames to a display system that supports variable refresh rates. The frames include a vertical blanking region having a first duration. The display system transmits information indicating an operation to be performed by the display system during the vertical blanking region of one or more subsequent frames. The one or more processors are configured to increase the first duration to a second duration in response to receiving the information indicating an operation to be performed by the display system during the vertical blanking region of at least one subsequent frame. In some cases, the first duration of the vertical blanking region is a minimum duration that corresponds to a maximum refresh rate supported by the display system.

Classes IPC  ?

  • G09G 5/18 - Circuits de synchronisation pour l'affichage à balayage par trame
  • H04N 7/088 - Systèmes pour la transmission simultanée ou séquentielle de plus d'un signal de télévision, p.ex. des signaux d'information additionnelle, les signaux occupant totalement ou partiellement la même bande de fréquence avec insertion du signal dans l'intervalle de suppression vertical le signal inséré étant numérique

89.

COMPRESSING TEXTURE DATA ON A PER-CHANNEL BASIS

      
Numéro d'application US2021051747
Numéro de publication 2022/066902
Statut Délivré - en vigueur
Date de dépôt 2021-09-23
Date de publication 2022-03-31
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Sharma, Saurabh
  • Lefebvre, Laurent
  • Bhandare, Sagar Shankar
  • Wu, Ruijin

Abrégé

Sampling circuitry independently accesses channels of texture data that represent a set of pixels. One or more processing units separately compress the channels of the texture data and store compressed data representative of the channels of the texture data for the set of pixels. The channels can include a red channel, a blue channel, and a green channel that represent color values of the set of pixels and an alpha channel that represents degrees of transparency of the set of pixels. Storing the compressed data can include writing the compress data to portions of a cache. The processing units can identify a subset of the set of pixels that share a value of a first channel of the plurality of channels and represent the value of the first channel over the subset of the set of pixels using information representing the value, the first channel, and boundaries of the subset.

Classes IPC  ?

  • G06T 15/04 - Mappage de texture
  • G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline
  • G06T 1/60 - Gestion de mémoire
  • G06T 15/00 - Rendu d'images tridimensionnelles [3D]

90.

DEPTH BUFFER PRE-PASS

      
Numéro d'application US2021051810
Numéro de publication 2022/066948
Statut Délivré - en vigueur
Date de dépôt 2021-09-23
Date de publication 2022-03-31
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Achrenius, Jan Henrik
  • Tuomi, Mika
  • Kallio, Kiia
  • Pillai, Pazhani
  • Lefebvre, Laurent

Abrégé

Systems, apparatuses, and methods for implementing a depth buffer pre-pass are disclosed. A rendering application uses a binning approach to render primitives of a virtual scene on a tile-by-tile basis, with each tile corresponding to a portion of the screen. The application causes a depth buffer pre-pass to be performed for the primitives of the tile before a pixel shader is invoked. During the depth buffer pre-pass, only the depth part of the virtual scene is rendered to determine which pixel samples are visible and which pixel samples are hidden. Then, the scene is redrawn, but the pixel samples that are hidden are not sent to the pixel shader. In cases where a relatively large percentage of primitives overlap, this technique increases the efficiency of the rendering application since pixel shading can be avoided for the pixel samples that are hidden.

Classes IPC  ?

  • G06T 15/00 - Rendu d'images tridimensionnelles [3D]
  • G06T 11/40 - Remplissage d'une surface plane par addition d'attributs de surface, p.ex. de couleur ou de texture
  • G06T 15/40 - Suppression de parties cachées

91.

PALETTE MODE VIDEO ENCODING UTILIZING HIERARCHICAL PALETTE TABLE GENERATION

      
Numéro d'application IB2021058691
Numéro de publication 2022/064420
Statut Délivré - en vigueur
Date de dépôt 2021-09-23
Date de publication 2022-03-31
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Gao, Wei
  • Liu, Yang
  • Amer, Ihab
  • Luo, Ying
  • Wu, Shu-Hsien Samuel
  • Harold, Edward
  • Pan, Feng
  • Sau, Crystal
  • Sines, Gabor

Abrégé

An encoder [102] encodes an image portion [122] by recursively partitioning the portion into a partitioning hierarchy of levels. The top level has a single block representing the entire portion and each lower level has four smaller blocks representing a corresponding larger block at a higher level. A palette table [124] is generated for each bottom-level block based on the pixels of the associated block. For each successively higher level, the encoder generates a palette table for each current-level block by selecting palette colors based on the palette colors from the four palette tables for the associated four blocks at the next-lowest level. A color index map [126] is then generated based on a final palette table selected from the palette tables generated for the partitioning hierarchy. A representation of the portion is then encoded using the final palette table and the color index map to generate a corresponding segment of an encoded bitstream [108].

Classes IPC  ?

  • H04N 19/186 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une couleur ou une composante de chrominance
  • G06T 9/00 - Codage d'image
  • H04N 19/154 - Qualité visuelle après décodage mesurée ou estimée de façon subjective, p.ex. mesure de la distorsion
  • H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant un bloc, p.ex. un macrobloc

92.

SECURE COLLECTION AND COMMUNICATION OF COMPUTING DEVICE WORKING DATA

      
Numéro d'application IB2021058739
Numéro de publication 2022/064446
Statut Délivré - en vigueur
Date de dépôt 2021-09-24
Date de publication 2022-03-31
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Vijayendra, Srinidhi Katte

Abrégé

Techniques described herein provide a secure data recorder, which allows targeted collection and storage of both high- and low-level working data from any subsystem of a computing device. The data recorder gathers and stores device working data based on stored configuration data. The configuration data indicates one or more memory and/or storage locations on the device from which to gather working data, and one or more storage locations at which the data recorder stores the gathered working data. The data recorder is implemented in a secure execution environment, and is functional during all of the pre-boot stage of the device. The data recorder further allows a user to update the BIOS of the computing device based on a firmware image, e.g., provided via the network. The data recorder also facilitates gathering of working data, over time, that sheds light on the functioning of particular hardware configurations and/or particular software configurations.

Classes IPC  ?

  • G06F 17/40 - Acquisition et consignation de données
  • G06F 11/34 - Enregistrement ou évaluation statistique de l'activité du calculateur, p.ex. des interruptions ou des opérations d'entrée–sortie
  • G06F 8/65 - Mises à jour
  • G06F 9/44 - Dispositions pour exécuter des programmes spécifiques

93.

CREATING INTERCONNECTS BETWEEN DIES USING A CROSS-OVER DIE AND THROUGH-DIE VIAS

      
Numéro d'application US2021045734
Numéro de publication 2022/036090
Statut Délivré - en vigueur
Date de dépôt 2021-08-12
Date de publication 2022-02-17
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Agarwal, Rahul
  • Swaminathan, Raja
  • Alfano, Michael S.
  • Loh, Gabriel H.
  • Smith, Alan D.
  • Wong, Gabriel
  • Mantor, Michael

Abrégé

A semiconductor package includes a first die, a second die, and an interconnect die coupled to a first plurality of through-die vias in the first die and a second plurality of through-die vias in the second die. The interconnect die provides communications pathways the first die and the second die.

Classes IPC  ?

  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,
  • H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des groupes principaux , ou dans une seule sous-classe de , , p.ex. circuit hybrides
  • H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

94.

SELECTIVELY WRITING BACK DIRTY CACHE LINES CONCURRENTLY WITH PROCESSING

      
Numéro d'application US2021037363
Numéro de publication 2021/257524
Statut Délivré - en vigueur
Date de dépôt 2021-06-15
Date de publication 2021-12-23
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Bijapur, Noor Mohammed Saleem
  • Khandelwal, Ashish
  • Lefebvre, Laurent
  • Acharya, Anirudh R.

Abrégé

A graphics pipeline (200) includes a cache (207, 305) having cache lines (310-313) that are configured to store data used to process frames in the graphics pipeline. The graphics pipeline is implemented using a processor (115) that processes frames for the graphics pipeline using data stored in the cache. The processor processes a first frame and writes back a dirty cache line from the cache to a memory (105) concurrently with processing of the first frame. The dirty cache line is retained in the cache and marked as clean subsequent to being written back to the memory. In some cases, the processor generates a hint that indicates a priority for writing back the dirty cache line based on a read command occupancy at a system memory controller (335).

Classes IPC  ?

  • G06F 12/0897 - Mémoires cache caractérisées par leur organisation ou leur structure avec plusieurs niveaux de hiérarchie de mémoire cache
  • G06F 12/0811 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement avec hiérarchies de mémoires cache multi-niveaux
  • G06F 12/0855 - Accès de mémoire cache en chevauchement, p.ex. pipeline
  • G06F 12/0888 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p.ex. mémoires cache utilisant la mémorisation cache sélective, p.ex. la purge du cache
  • G06T 1/60 - Gestion de mémoire

95.

AUTOMATED ARTIFACT DETECTION

      
Numéro d'application US2021035307
Numéro de publication 2021/247616
Statut Délivré - en vigueur
Date de dépôt 2021-06-01
Date de publication 2021-12-09
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Malaya, Nicholas
  • Kiehn, Max
  • Ivashkevich, Stanislav

Abrégé

A technique for detecting a glitch in an image is provided. The technique includes providing an image to a plurality of individual classifiers to generate a plurality of individual classifier outputs and providing the plurality of individual classifier outputs to an ensemble classifier to generate a glitch classification.

Classes IPC  ?

  • G06K 9/62 - Méthodes ou dispositions pour la reconnaissance utilisant des moyens électroniques
  • G06N 3/08 - Méthodes d'apprentissage

96.

AUTOMATED ARTIFACT DETECTION

      
Numéro d'application US2021033940
Numéro de publication 2021/247271
Statut Délivré - en vigueur
Date de dépôt 2021-05-24
Date de publication 2021-12-09
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Malaya, Nicholas
  • Kiehn, Max

Abrégé

A technique for generating a trained discriminator is provided, The technique includes applying one or more of a glitched image or an unglitched image to a discriminator; receiving classification output from the discriminator; adjusting weights of the discriminator to improve classification accuracy of the discriminator; applying noise to a generator; receiving an output image from the generator; applying the output image to the discriminator to obtain a classification; and adjusting weights of one of the discriminator or the generator to improve ability of the generator to reduce classification accuracy of the discriminator, based on the classification.

Classes IPC  ?

  • G06K 9/62 - Méthodes ou dispositions pour la reconnaissance utilisant des moyens électroniques
  • G06N 3/08 - Méthodes d'apprentissage

97.

DISPLAY CYCLE CONTROL SYSTEM

      
Numéro d'application IB2021054771
Numéro de publication 2021/245538
Statut Délivré - en vigueur
Date de dépôt 2021-05-31
Date de publication 2021-12-09
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Lei, Jun
  • Hussain, Syed Athar
  • Glen, David I.J.
  • Panchacharamoorthy, Rajeevan
  • Amirnavaei, Fatemeh
  • Galiffi, David
  • Rahman, Arshad
  • Ivanovic, Boris

Abrégé

A display system [100] modifies display cycles of one or more displays [100] to perform a system operation [304] while avoiding visual perturbations at the one or more displays. The display system modifies, synchronizes, or both, blanking periods [204, 206] of the one or more displays such that the blanking periods equal or exceed a blackout duration [620] and overlap for at least the blackout duration. Then the system performs the system operation during an overlapping portion of the one or more blanking periods, where the system operation reduces availability of display data at the one or more displays.

Classes IPC  ?

  • G09G 5/12 - Synchronisation entre l'unité d'affichage et d'autres unités, p.ex. d'autres unités d'affichage, des lecteurs de disques vidéo
  • H04N 5/04 - Synchronisation

98.

TASK GRAPH GENERATION FOR WORKLOAD PROCESSING

      
Numéro d'application US2021033033
Numéro de publication 2021/242576
Statut Délivré - en vigueur
Date de dépôt 2021-05-18
Date de publication 2021-12-02
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Tovey, Steven J.
  • Chen, Zhuo
  • Oldcorn, David Ronald

Abrégé

Techniques for generating a task graph for workload scheduling based on a task graph specification program are provided. The techniques include executing control flow instructions of the task graph specification program to traverse the task graph specification program; generating pass nodes of the task graph based on pass instructions of the task graph specification program; generating resource nodes and directed edges based on resource declarations of the task graph specification program; and outputting the task graph specification program to a command scheduler for scheduling.

Classes IPC  ?

  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption
  • G06F 8/30 - Création ou génération de code source

99.

TASK GRAPH SCHEDULING FOR WORKLOAD PROCESSING

      
Numéro d'application US2021033035
Numéro de publication 2021/242577
Statut Délivré - en vigueur
Date de dépôt 2021-05-18
Date de publication 2021-12-02
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Tovey, Steven J.
  • Chen, Zhuo
  • Oldcorn, David Ronald

Abrégé

Techniques for scheduling operations for a task graph on a processing device are provided. The techniques include receiving a task graph that specifies one or more passes, one or more resources, and one or more directed edges between passes and resources; identifying independent passes and dependent passes of the task graph; based on performance criteria of the processing device, scheduling commands to execute the passes; and transmitting scheduled commands to the processing device for execution as scheduled.

Classes IPC  ?

  • G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline
  • G06T 1/60 - Gestion de mémoire
  • G06T 15/20 - Calcul de perspectives
  • G06T 7/13 - Détection de bords

100.

FEATURE REORDERING BASED ON SPARSITY FOR IMPROVED MEMORY COMPRESSION TRANSFERS DURING MACHINE LEARNING JOBS

      
Numéro d'application IB2021051880
Numéro de publication 2021/198809
Statut Délivré - en vigueur
Date de dépôt 2021-03-05
Date de publication 2021-10-07
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Saeedi, Mehdi
  • Hariri, Arash
  • Sines, Gabor

Abrégé

A processing device for executing a machine learning neural network operation includes memory and a processor. The processor is configured to receive input data at a layer of the machine learning neural network operation, receive a plurality of sorted filters to be applied to the input data, apply the plurality of sorted filters to the input data to produce a plurality of different feature maps, compress the plurality of different feature maps according to a sparsity of the feature maps and store the plurality of different feature maps in the memory.

Classes IPC  ?

  • G06N 3/063 - Réalisation physique, c. à d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
  • G06N 3/04 - Architecture, p.ex. topologie d'interconnexion
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