Marvell Asia PTE, Ltd.

Singapour

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Date
Nouveautés (dernières 4 semaines) 17
2024 juillet (MACJ) 11
2024 juin 8
2024 mai 15
2024 avril 12
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Classe IPC
H04L 1/00 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue 340
H03M 13/00 - Codage, décodage ou conversion de code pour détecter ou corriger des erreurs; Hypothèses de base sur la théorie du codage; Limites de codage; Méthodes d'évaluation de la probabilité d'erreur; Modèles de canaux; Simulation ou test des codes 264
H04L 5/00 - Dispositions destinées à permettre l'usage multiple de la voie de transmission 246
H04L 29/06 - Commande de la communication; Traitement de la communication caractérisés par un protocole 245
H04W 84/12 - Réseaux locaux sans fil [WLAN Wireless Local Area Network] 245
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Statut
En Instance 169
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1.

METHOD AND APPARATUS FOR SHARING KEYS FOR ENCRYPTION AND/OR DECRYPTION

      
Numéro d'application 18408185
Statut En instance
Date de dépôt 2024-01-09
Date de la première publication 2024-07-11
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Parmar, Harivaden
  • Edem, Brian

Abrégé

A vehicle subsystem assembly transmits an identifier of the vehicle subsystem assembly to an electronic control unit (ECU) via an Ethernet link as part of a procedure for obtaining a first key for secure communications with the ECU via the Ethernet link from a backend system. Then, the vehicle subsystem assembly receives an encrypted message from the ECU via the Ethernet link and decrypts the encrypted message using a second key stored at the vehicle subsystem assembly to generate a first decrypted message. The vehicle subsystem assembly determines whether the first decrypted message includes a second identifier that matches the first identifier, and extracts the first key from the decrypted message. In response to determining that the decrypted message includes the second identifier that matches the first identifier, the vehicle subsystem assembly uses the first key in connection with secure communications between the vehicle subsystem assembly and the ECU.

Classes IPC  ?

  • H04L 9/08 - Répartition de clés
  • H04L 9/32 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité comprenant des moyens pour vérifier l'identité ou l'autorisation d'un utilisateur du système

2.

NETWORK USING ASYMMETRIC UPLINK AND DOWNLINK BAUD RATES TO REDUCE CROSSTALK

      
Numéro d'application 18614329
Statut En instance
Date de dépôt 2024-03-22
Date de la première publication 2024-07-11
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Razavi Majomard, Seid Alireza
  • Jonsson, Ragnar Hylnur
  • Shen, David

Abrégé

A transmitter transmits a first signal via a first cable at a first baud rate. A receiver receives a second signal via the first cable concurrently with transmitting the first signal via the first cable. The second signal is transmitted by another device at a second baud rate that is lower than both i) the first baud rate and ii) a third baud rate at which a third signal is being transmitted in a second cable that causes crosstalk in the second signal being received via the first cable. Reception of the second signal at the second baud rate that is lower than the third baud rate facilitates mitigation of the crosstalk in the second signal caused by transmission of the third signal in the second cable at the third baud rate.

Classes IPC  ?

  • H04B 3/32 - Réduction de la diaphonie, p.ex. par compensation
  • H04B 3/21 - Systèmes à ligne de transmission - Détails ouverture ou fermeture de la voie d'émission; Commande de la transmission dans une direction ou l'autre utilisant un ensemble de filtres passe-bandes

3.

Comb Laser

      
Numéro d'application 18366705
Statut En instance
Date de dépôt 2023-08-08
Date de la première publication 2024-07-11
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • He, Xiaoguang
  • Lin, Charles Chih-Chin
  • Karimelahi, Samira
  • Kato, Masaki
  • Nagarajan, Radhakrishnan

Abrégé

An optoelectronic device includes a reflective semiconductor optical amplifier (RSOA), which includes a gain medium to amplify laser radiation within a given gain band, a first reflector at a first end of the gain medium, and a waveguide coupled to convey the laser radiation into and out of a second end of the gain medium. An external laser cavity, disposed on an optical substrate, is optically coupled to the waveguide. The external laser cavity includes a second reflector, a comb filter, disposed between the second reflector and the RSOA and configured to pass a set of distinct wavelength sub-bands within the gain band, the set of distinct wavelength sub-bands defining a comb, and a bandpass filter between the second reflector and the RSOA in series with the comb filter, having a passband encompassing a subset of the wavelength sub-bands in the comb.

Classes IPC  ?

  • H01S 5/14 - Lasers à cavité externe
  • H01S 3/10 - Commande de l'intensité, de la fréquence, de la phase, de la polarisation ou de la direction du rayonnement, p.ex. commutation, ouverture de porte, modulation ou démodulation
  • H01S 5/30 - Structure ou forme de la région active; Matériaux pour la région active
  • H01S 5/50 - Structures amplificatrices non prévues dans les groupes

4.

METHOD AND APPARATUS FOR DETERMINING TIME OF FLIGHT

      
Numéro d'application 18382215
Statut En instance
Date de dépôt 2023-10-20
Date de la première publication 2024-07-11
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Dai, Shaoan
  • Sun, Wensheng
  • Wu, Xing
  • Gu, Zhenzhong

Abrégé

A first communication device receives an analog receive signal via a communication medium. An ADC of the first communication device converts the analog receive signal to a digital receive signal. Logic circuitry of the first communication device detects a plurality of timing signals from a second communication device based on analyzing the digital receive signal. The logic circuitry adjusts a sampling phase of the ADC in connection with at least some of the timing signals so that the ADC is using different sampling phases when different ones of the timing signals are detected. The logic circuitry determines timing information based on the detection of the plurality of timing signals when the ADC is using different sampling phases when different ones of the timing signals are detected. The first communication device determines a time of flight between the first communication device and the second communication device based on the timing information.

Classes IPC  ?

  • H04L 43/106 - Surveillance active, p.ex. battement de cœur, utilitaire Ping ou trace-route en utilisant des informations liées au temps dans des paquets, p.ex. en ajoutant des horodatages
  • H04L 41/12 - Découverte ou gestion des topologies de réseau

5.

Circuit and method for translation lookaside buffer (TLB) implementation

      
Numéro d'application 17932135
Numéro de brevet 12032488
Statut Délivré - en vigueur
Date de dépôt 2022-09-14
Date de la première publication 2024-07-09
Date d'octroi 2024-07-09
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Ma, Albert
  • Tsur, Oded

Abrégé

A circuit and corresponding method provide a translation lookaside buffer (TLB) implementation. The circuit comprises a plurality of TLB banks and TLB logic. The TLB logic computes a plurality of hash values of a tag included in a memory request. The TLB logic locates, based on hash values of the plurality of hash values computed, a contiguous translation entry (TE) and a non-contiguous TE in different TLB banks of the plurality of TLB banks. The TLB logic determines a result by comparing the tag with the contiguous TE located and by comparing the tag with the non-contiguous TE located. The TLB logic outputs the result determined toward servicing the memory request. The TLB logic advantageously enables the TLB implementation to support contiguous pages using standard random-access memories for the plurality of TLB banks.

Classes IPC  ?

  • G06F 12/1027 - Traduction d'adresses utilisant des moyens de traduction d’adresse associatifs ou pseudo-associatifs, p.ex. un répertoire de pages actives [TLB]
  • G06F 12/0864 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p.ex. mémoires cache utilisant des moyens pseudo-associatifs, p.ex. associatifs d’ensemble ou de hachage
  • G06F 12/1009 - Traduction d'adresses avec tables de pages, p.ex. structures de table de page

6.

Network identifiers for WLAN using multiple communication links

      
Numéro d'application 16912641
Numéro de brevet 12035384
Statut Délivré - en vigueur
Date de dépôt 2020-06-25
Date de la première publication 2024-07-09
Date d'octroi 2024-07-09
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Chu, Liwen
  • Zhang, Hongyuan
  • Lou, Hui-Ling

Abrégé

A communication device assigns a first basic service set (BSS) color identifier (ID) to a first communication link among multiple communication links corresponding to multiple frequency segments, and assigns a second BSS color ID to a second communication link among the multiple communication links. The communication device uses the first BSS color ID when communicating via the first communication link, and uses the second BSS color ID when communicating via the second communication link.

Classes IPC  ?

  • H04W 4/00 - Services spécialement adaptés aux réseaux de télécommunications sans fil; Leurs installations
  • H04W 76/11 - Attribution ou utilisation d'identifiants de connexion
  • H04W 76/15 - Gestion de la connexion Établissement de la connexion Établissement de connexions à liens multiples sans fil
  • H04W 84/12 - Réseaux locaux sans fil [WLAN Wireless Local Area Network]

7.

Method and device for digital compensation of dynamic distortion in high-speed transmitters

      
Numéro d'application 17974072
Numéro de brevet 12034573
Statut Délivré - en vigueur
Date de dépôt 2022-10-26
Date de la première publication 2024-07-09
Date d'octroi 2024-07-09
Propriétaire MARVELL ASIA PTE LTD (Singapour)
Inventeur(s)
  • Cartina, Dragos
  • Bhargav, Ankit
  • Riani, Jamal
  • Liew, Wen-Sin
  • Liao, Yu
  • Loi, Changfeng

Abrégé

A transmitter includes a shift register, a lookup table, and a digital to analog converter. The shift register is configured to receive an input signal and to output delayed copies of the input signal. The lookup table is configured to store compensation values estimated based on the input signal and the delayed copies of the input signal. The digital to analog converter is configured to output a transmit signal based on the input signal and the compensation values. The compensation values are designed to mitigate distortion of the transmit signal from conversion of the input signal to a digital signal.

Classes IPC  ?

  • H04L 25/03 - Réseaux de mise en forme pour émetteur ou récepteur, p.ex. réseaux de mise en forme adaptatifs
  • G01R 13/34 - Circuits pour représenter une seule forme d'onde par échantillonnage, p.ex. pour de très hautes fréquences
  • G01R 19/25 - Dispositions pour procéder aux mesures de courant ou de tension ou pour en indiquer l'existence ou le signe utilisant une méthode de mesure numérique
  • H03F 1/32 - Modifications des amplificateurs pour réduire la distorsion non linéaire
  • H04L 25/02 - Systèmes à bande de base - Détails
  • H04L 25/49 - Circuits d'émission; Circuits de réception à au moins trois niveaux d'amplitude

8.

FLEXIBLE SOURCE ASSIGNMENT TO PHYSICAL AND VIRTUAL FUNCTIONS IN A VIRTUALIZED PROCESSING SYSTEM

      
Numéro d'application 18608612
Statut En instance
Date de dépôt 2024-03-18
Date de la première publication 2024-07-04
Propriétaire Marvell Asia Pte, Ltd. (Singapour)
Inventeur(s)
  • Krakirian, Shahe
  • Zebchuk, Jason
  • Snyder Ii, Wilson Parkhurst

Abrégé

A method and system for flexibly assigning hardware resources to physical and virtual functions in a processor system supporting hardware virtualization is disclosed. The processor system includes a resource virtualization unit which is used to flexibly assign hardware resources to physical functions and also flexibly assign local functions to virtual functions associated with one or more of the physical functions. Thereby, standard PCI software is compatible with the physical functions and any associated virtualized hardware resources that have been flexibly assigned to the virtual and local functions.

Classes IPC  ?

  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
  • G06F 13/24 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant l'interruption
  • G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p.ex. acces direct à la mémoire, vol de cycle
  • G06F 13/42 - Protocole de transfert pour bus, p.ex. liaison; Synchronisation

9.

NETWORKING SWITCHING DEVICES AND METHODS THEREOF

      
Numéro d'application 18439295
Statut En instance
Date de dépôt 2024-02-12
Date de la première publication 2024-07-04
Propriétaire MARVELL ASIA PTE LTD (Singapour)
Inventeur(s)
  • Lee, Whay Sing
  • Farhoodfar, Arash
  • Shvydun, Volodymyr
  • Duckering, Michael

Abrégé

A communication device includes a plurality of communication pipelines configured to receive respective input data streams and a multiplexer coupled to the plurality of communication pipelines. The multiplexer is configured to generate an output data stream by combining the input data streams and to insert one or more special characters into the output data stream in response to a fault with one of the communication pipelines.

Classes IPC  ?

  • H04Q 11/00 - Dispositifs de sélection pour systèmes multiplex
  • H04B 10/516 - Systèmes de transmission utilisant des ondes électromagnétiques autres que les ondes hertziennes, p.ex. les infrarouges, la lumière visible ou ultraviolette, ou utilisant des radiations corpusculaires, p.ex. les communications quantiques Émetteurs - Détails du codage ou de la modulation
  • H04J 14/02 - Systèmes multiplex à division de longueur d'onde
  • H04L 1/00 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue

10.

Object-Oriented Memory

      
Numéro d'application 18609659
Statut En instance
Date de dépôt 2024-03-19
Date de la première publication 2024-07-04
Propriétaire Marvell Asia Pte, Ltd. (Singapour)
Inventeur(s) Chrisman, Nathan

Abrégé

A system and corresponding method employ an object-oriented memory device. The object-oriented memory device includes at least one physical memory and a hardware controller. The hardware controller is coupled intra the object-oriented memory device to the at least one physical memory. The hardware controller (i) decodes an object-oriented message received from a hardware client of the object-oriented memory device and (ii) performs an action for the hardware client based on the object-oriented message received and decoded. The object-oriented message is associated with an object instantiated or to-be-instantiated in the at least one physical memory. The action is associated with the object. The object-oriented memory device alleviates the hardware client(s) from having to manage structure of respective data stored in the at least one physical memory, obviating duplication of code among the hardware clients for managing same and efforts for design and verification thereof.

Classes IPC  ?

  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]
  • G06F 5/06 - Procédés ou dispositions pour la conversion de données, sans modification de l'ordre ou du contenu des données maniées pour modifier la vitesse de débit des données, c. à d. régularisation de la vitesse
  • G06F 9/38 - Exécution simultanée d'instructions
  • G06F 9/448 - Paradigmes d’exécution, p.ex. implémentation de paradigmes de programmation
  • G06F 9/54 - Communication interprogramme
  • G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p.ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p.ex. contrôle de parité, exclusion des 9 ou des 11
  • G06F 12/02 - Adressage ou affectation; Réadressage
  • G06F 12/0893 - Mémoires cache caractérisées par leur organisation ou leur structure
  • G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire

11.

Power-sensitive scan-chain testing

      
Numéro d'application 18159344
Numéro de brevet 12025661
Statut Délivré - en vigueur
Date de dépôt 2023-01-25
Date de la première publication 2024-07-02
Date d'octroi 2024-07-02
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Upputuri, Balaji
  • Pai, Sreekanth G.
  • Kamal, Kushal

Abrégé

A method of scan-chain testing of an integrated circuit device having a plurality of respective scan-chain paths, at least some of the respective scan-chain paths being designated as having resource constraints, includes propagating a respective scan-chain data pattern through each of the respective scan-chain paths, and gating each respective scan-chain path designated as having resource constraints, to reduce a rate of scan-chain data propagation through the respective scan-chain path, without gating any scan-chain path not designated as having resource constraints. Scan-chain paths may be designated as having resource constraints because of high power consumption or data congestion.

Classes IPC  ?

  • G01R 31/3185 - Reconfiguration pour les essais, p.ex. LSSD, découpage

12.

Reduced power consumption by SSD using host memory buffer

      
Numéro d'application 18132731
Numéro de brevet 12019881
Statut Délivré - en vigueur
Date de dépôt 2023-04-10
Date de la première publication 2024-06-25
Date d'octroi 2024-06-25
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s) Therene, Christophe

Abrégé

A controller of a solid state drive (SSD) device, in response to determining that the SSD device is to transition to a power saving mode: transfers information from at least some of a volatile memory of an SSD device controller of the SSD device to a host memory of a host computer via a communication interface; and transitions the at least some of the volatile memory to an OFF state to reduce power consumption of the SSD device. In response to determining that the SSD device is to transition from the power saving mode to a normal operating mode, the controller also: transitions the at least some of the volatile memory to an ON state in which the at least some of the volatile memory is configured to retain data; and transfers the information from the host memory to the volatile memory of the SSD device controller via the communication interface.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
  • G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p.ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p.ex. contrôle de parité, exclusion des 9 ou des 11
  • G06F 12/0804 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p.ex. mémoires cache avec mise à jour de la mémoire principale
  • G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire

13.

Object-Oriented Memory Client

      
Numéro d'application 18582010
Statut En instance
Date de dépôt 2024-02-20
Date de la première publication 2024-06-13
Propriétaire Marvell Asia Pte, Ltd. (Singapour)
Inventeur(s) Chrisman, Nathan

Abrégé

A hardware client and corresponding method employ an object-oriented memory device. The hardware client generates an object-oriented message associated with an object of an object class. The object class includes at least one data member and at least one method. The hardware client transmits the object-oriented message generated to the object-oriented memory device via a hardware communications interface. The hardware communications interface couples the hardware client to the object-oriented memory device. The object is instantiated or to-be instantiated in at least one physical memory of the object-oriented memory device according to the object class. The at least one method enables the object-oriented memory device to access the at least one data member for the hardware client.

Classes IPC  ?

  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]
  • G06F 5/06 - Procédés ou dispositions pour la conversion de données, sans modification de l'ordre ou du contenu des données maniées pour modifier la vitesse de débit des données, c. à d. régularisation de la vitesse
  • G06F 9/38 - Exécution simultanée d'instructions
  • G06F 9/448 - Paradigmes d’exécution, p.ex. implémentation de paradigmes de programmation
  • G06F 9/54 - Communication interprogramme
  • G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p.ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p.ex. contrôle de parité, exclusion des 9 ou des 11
  • G06F 12/02 - Adressage ou affectation; Réadressage
  • G06F 12/0893 - Mémoires cache caractérisées par leur organisation ou leur structure
  • G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire

14.

PADDING AND BACKOFF OPERATIONS WHEN TRANSMITTING VIA MULTIPLE FREQUENCY SEGMENTS IN A WLAN

      
Numéro d'application 18581026
Statut En instance
Date de dépôt 2024-02-19
Date de la première publication 2024-06-13
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Chu, Liwen
  • Zhang, Hongyuan
  • Lou, Hui-Ling
  • Cao, Rui
  • Zhang, Yan

Abrégé

A communication device performs a first backoff operation with a first backoff counter to determine when to transmit a first packet in a first frequency, and performs a second backoff operation with a second backoff counter to determine when to transmit a second packet in a second frequency segment. In connection with the first backoff counter expiring, the communication device transmits the first packet in the first frequency segment. In connection with the second backoff counter expiring, the communication device transmits the second packet in the second frequency segment simultaneously with transmitting the first packet in the first frequency segment. In response to determining that transmission of the first packet in the first frequency segment failed, the communication device increases a first contention window for a retransmission of the first packet, and does not adjust the second contention window for a next transmission in the second frequency segment.

Classes IPC  ?

  • H04L 27/26 - Systèmes utilisant des codes à fréquences multiples
  • H04W 72/0453 - Ressources du domaine fréquentiel, p.ex. porteuses dans des AMDF [FDMA]
  • H04W 72/12 - Planification du trafic sans fil
  • H04W 84/12 - Réseaux locaux sans fil [WLAN Wireless Local Area Network]

15.

PHYSICAL LAYER PROTOCOL DATA UNIT DIRECTIONAL TRANSMISSION

      
Numéro d'application 18584680
Statut En instance
Date de dépôt 2024-02-22
Date de la première publication 2024-06-13
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Ram, B Hari
  • Ahirwar, Vijay
  • Rottela, Sri Varsha
  • Khude, Nilesh N.
  • Srinivasa, Sudhir

Abrégé

An access point (AP) device that serves a wireless local area network (WLAN) determines that a coverage area of the AP device is partitioned into a plurality of sectors, the coverage area corresponding to the WLAN. The AP device determines that a first transmission is occurring within a first sector among the plurality of sectors, and determines that a client station is located in a second sector among the plurality of sectors, the second sector different than the first sector. In response to determining that the first transmission is occurring within the first sector, the AP device selects the client station for a directional second transmission in a direction i) within the second sector and ii) outside of the first sector, and transmits the directional second transmission to the client station in the second sector while the first transmission in the first sector is occurring.

Classes IPC  ?

  • H04W 72/542 - Critères d’affectation ou de planification des ressources sans fil sur la base de critères de qualité en utilisant la qualité mesurée ou perçue
  • H04L 25/02 - Systèmes à bande de base - Détails
  • H04W 24/04 - Configurations pour maintenir l'état de fonctionnement
  • H04W 24/08 - Réalisation de tests en trafic réel
  • H04W 72/541 - Critères d’affectation ou de planification des ressources sans fil sur la base de critères de qualité en utilisant le niveau d’interférence
  • H04W 84/12 - Réseaux locaux sans fil [WLAN Wireless Local Area Network]

16.

Methods and network device for uncoded bit protection in 10GBASE-T Ethernet

      
Numéro d'application 17700159
Numéro de brevet 12010200
Statut Délivré - en vigueur
Date de dépôt 2022-03-21
Date de la première publication 2024-06-11
Date d'octroi 2024-06-11
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s) Lo, William

Abrégé

A network interface device decodes a first set of encoded bits in a fixed-length frame according to a first error correction encoding scheme to generate a first set of bits among decoded bits. The network interface device decodes a second set of encoded bits in the fixed-length frame according to a second error correction encoding scheme to generate a second set of bits among the decoded bits. The network interface device generates a first set of bit blocks and a second set of bit blocks from the decoded bits at least by de-aggregating the decoded bits. A decoder of the network interface device decodes the first set of bit blocks and the second set of bit blocks to generate a plurality of uncoded bits.

Classes IPC  ?

  • H04L 1/00 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue
  • H03M 13/00 - Codage, décodage ou conversion de code pour détecter ou corriger des erreurs; Hypothèses de base sur la théorie du codage; Limites de codage; Méthodes d'évaluation de la probabilité d'erreur; Modèles de canaux; Simulation ou test des codes
  • H04L 27/26 - Systèmes utilisant des codes à fréquences multiples
  • H04L 69/22 - Analyse syntaxique ou évaluation d’en-têtes
  • H04W 84/12 - Réseaux locaux sans fil [WLAN Wireless Local Area Network]

17.

Methods and apparatus for combining received uplink transmissions

      
Numéro d'application 18235771
Numéro de brevet 12010673
Statut Délivré - en vigueur
Date de dépôt 2023-08-18
Date de la première publication 2024-06-11
Date d'octroi 2024-06-11
Propriétaire Marvell Asia Pte, Ltd (Singapour)
Inventeur(s)
  • Guzelgoz, Sabih
  • Kim, Hong Jik

Abrégé

Methods and apparatus for combining received uplink transmissions. In an embodiment, a method is provided that includes receiving a descrambled resource element associated with selected second channel state information (CSI2) and receiving a descrambling sequence used to generate the descrambled RE. The method also includes rescrambling the descrambled RE using the descrambling sequence to generate a rescrambled RE and modifying the descrambling sequence to generate a modified descrambling sequence. The method also includes descrambling the rescrambled RE with the modified descrambling sequence to generate a modified descrambled RE and accumulating the modified descrambled RE to form a combined CSI2 value.

Classes IPC  ?

  • H04W 72/044 - Affectation de ressources sans fil sur la base du type de ressources affectées

18.

CABLE ASSEMBLY WITH PROTECTION SWITCHING

      
Numéro d'application 18442848
Statut En instance
Date de dépôt 2024-02-15
Date de la première publication 2024-06-06
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Lee, Whay Sing
  • Farhoodfar, Arash

Abrégé

The present invention is directed to data communication systems and techniques thereof. In a specific embodiment, the present invention provides a network connector that includes an interface for connecting to a host. The interface includes a circuit for utilizing two data paths for the host. The circuit is configured to transform the host address to different addresses based on the data path being used. There are other embodiments as well.

Classes IPC  ?

  • H04L 61/10 - Correspondance entre adresses de types différents
  • H04L 1/00 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue
  • H04L 101/622 - Adresses de couche 2, p.ex. adresses de contrôle d'accès au support [MAC]

19.

SIMULTANEOUS TRANSMISSION IN MULTIPLE FREQUENCY SEGMENTS

      
Numéro d'application 18440961
Statut En instance
Date de dépôt 2024-02-13
Date de la première publication 2024-06-06
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Cao, Rui
  • Zhang, Hongyuan
  • Chu, Liwen
  • Zhang, Yan
  • Lou, Hui-Ling

Abrégé

A communication device generates a first packet and a second packet. The first packet includes a first physical layer (PHY) preamble having: a first legacy signal field (L-SIG) having first duration information that indicates a first duration of the first packet; and first non-legacy signal field information having first modulation information that indicates a first modulation used in the first packet. The second packet includes a second PHY preamble having: a second L-SIG having second duration information that indicates a second duration of the second packet, wherein the second duration is different than the first duration; and second non-legacy signal field information having second modulation information that indicates a second modulation used in the second packet, wherein the second modulation is different than the first modulation. The communication device simultaneously transmits the first packet in a first frequency segment and the second packet in a second frequency segment.

Classes IPC  ?

  • H04W 56/00 - Dispositions de synchronisation
  • H04W 84/12 - Réseaux locaux sans fil [WLAN Wireless Local Area Network]

20.

System and Method for Queuing Work within a Virtualized Scheduler Based on In-Unit Accounting of In-Unit Entries

      
Numéro d'application 18434110
Statut En instance
Date de dépôt 2024-02-06
Date de la première publication 2024-05-30
Propriétaire Marvell Asia Pte, Ltd. (Singapour)
Inventeur(s)
  • Zebchuk, Jason D.
  • Snyder, Ii, Wilson P.

Abrégé

A system and corresponding method queue work within a virtualized scheduler based on in-unit accounting (IUA) of in-unit entries (IUEs). The system comprises an IUA resource and arbiter. The IUA resource stores, in association with an IUA identifier, an IUA count and threshold. The IUA count represents a global count of work-queue entries (WQEs) that are associated with the IUA identifier and occupy respective IUEs of an IUE resource. The IUA threshold limits the global count. The arbiter retrieves the IUA count and threshold from the IUA resource based on the IUA identifier and controls, as a function of the IUA count and threshold, whether a given WQE from a given scheduling group, assigned to the IUA identifier, is moved into the IUE resource to be queued for scheduling. The IUA count and threshold prevent group(s) assigned to the IUA identifier from using more than an allocated amount of IUEs.

Classes IPC  ?

  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption
  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]

21.

Method and Apparatus for Controlling Clock Cycle Time

      
Numéro d'application 18434225
Statut En instance
Date de dépôt 2024-02-06
Date de la première publication 2024-05-30
Propriétaire Marvell Asia Pte., Ltd. (Singapour)
Inventeur(s)
  • Rosen, Eitan
  • Norman, Oded

Abrégé

A circuit and corresponding method control cycle time of an output clock used to clock at least one other circuit. The circuit comprises an agile ring oscillator (ARO) and ARO controller. The ARO includes at least one instance of a first ring oscillator (RO) and second RO that generate high and low phases, respectively, of cycles of the output clock. The ARO controller controls durations of the high and low phases, independently, via first and second control words output to the ARO, respectively. In a present cycle of the output clock, the ARO controller effects a change to the high or low phase, or a combination thereof, in a next cycle of the output clock by updating the first or second control word, or a combination thereof, based on an indication of expected usage of the at least one other circuit in the next cycle. The change improves a performance-to-power ratio of the at least one other circuit.

Classes IPC  ?

  • H03L 7/16 - Synthèse de fréquence indirecte, c. à d. production d'une fréquence désirée parmi un certain nombre de fréquences prédéterminées en utilisant une boucle verrouillée en fréquence ou en phase
  • H03K 3/03 - Circuits astables
  • H03K 5/13 - Dispositions ayant une sortie unique et transformant les signaux d'entrée en impulsions délivrées à des intervalles de temps désirés
  • H03L 5/00 - Commande automatique de la tension, du courant ou de la puissance
  • H03L 7/099 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase concernant principalement l'oscillateur commandé de la boucle

22.

Method and apparatus for establishing timing to perform link training in ethernet communication based on link quality and/or channel conditions

      
Numéro d'application 18309966
Numéro de brevet 11996906
Statut Délivré - en vigueur
Date de dépôt 2023-05-01
Date de la première publication 2024-05-28
Date d'octroi 2024-05-28
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Razavi Majomard, Seid Alireza
  • Tahir, Ehab

Abrégé

Systems and methods are described for dynamically updating a duration of link training time for a first stage of link training implemented to set up a first characteristic of a link connection between a physical layer transceiver (PHY) and a link partner. A first stage of link training preconfigured to last for a first duration of time is initiated and a metric of link quality that measures a link connection quality is initiated. Based on the determined metric of link quality, updating the first duration of time for the first stage of link training.

Classes IPC  ?

  • H04B 3/46 - Surveillance; Tests
  • H04B 3/20 - Systèmes à ligne de transmission - Détails ouverture ou fermeture de la voie d'émission; Commande de la transmission dans une direction ou l'autre

23.

Method and apparatus for performing machine learning operations in parallel on machine learning hardware

      
Numéro d'application 17511111
Numéro de brevet 11995448
Statut Délivré - en vigueur
Date de dépôt 2021-10-26
Date de la première publication 2024-05-28
Date d'octroi 2024-05-28
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Sodani, Avinash
  • Hanebutte, Ulf
  • Chou, Chien-Chun
  • Hakkarainen, Harri

Abrégé

A method includes receiving a first set of data. The method also includes receiving an instruction to determine a largest value within the first set of data. The first set of data is divided into a first plurality of data portions based on a hardware architecture of a first plurality of processing elements. The first plurality of data portions is mapped to the first plurality of processing elements. Each data portion of the first plurality of data portions is mapped exclusively to a processing element of the first plurality of processing elements. Each data portion of the first plurality of data portions is processed by its respective processing element to identify a largest value from each data portion of the first plurality of data portions, wherein the processing forms a first output data comprising the largest value from the each data portion of the first plurality of data portions.

Classes IPC  ?

  • G06F 8/41 - Compilation
  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
  • G06F 9/38 - Exécution simultanée d'instructions
  • G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
  • G06F 17/16 - Calcul de matrice ou de vecteur
  • G06N 20/00 - Apprentissage automatique
  • G06N 20/10 - Apprentissage automatique utilisant des méthodes à noyaux, p.ex. séparateurs à vaste marge [SVM]
  • G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
  • G06N 5/04 - Modèles d’inférence ou de raisonnement
  • G06N 20/20 - Techniques d’ensemble en apprentissage automatique

24.

METHODS AND SYSTEMS FOR DATA TRANSMISSION

      
Numéro d'application 18421304
Statut En instance
Date de dépôt 2024-01-24
Date de la première publication 2024-05-23
Propriétaire MARVELL ASIA PTE LTD (Singapour)
Inventeur(s)
  • Smith, Benjamin
  • Riani, Jamal
  • Farhoodfar, Arash
  • Bhoja, Sudeep

Abrégé

An optical transmitter includes a first encoder, a first interleaver, a second encoder, a mapper, a second interleaver, and a frame generator. The first encoder is configured to encode data using a staircase code to generate first codewords. The first interleaver is configured to interleave the first codewords using convolutional interleaving to spread a transmission order of the first codewords. The second encoder is configured to encode the interleaved first codewords using a second code to generate second codewords. The mapper is configured to map the second codewords to transmit symbols. The second interleaver is configured to interleave the transmit symbols to distribute the transmit symbols between pilot symbols. The frame generator is configured to generate a transmit frame including the interleaved transmit symbols and the pilot symbols.

Classes IPC  ?

  • H04L 1/00 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue
  • H03M 13/19 - Correction d'une seule erreur sans utiliser les propriétés particulières des codes cycliques, p.ex. codes de Hamming, codes de Hamming étendus ou généralisés
  • H03M 13/25 - Détection d'erreurs ou correction d'erreurs transmises par codage spatial du signal, c. à d. en ajoutant une redondance dans la constellation du signal, p.ex. modulation codée en treillis [TMC]
  • H03M 13/29 - Codage, décodage ou conversion de code pour détecter ou corriger des erreurs; Hypothèses de base sur la théorie du codage; Limites de codage; Méthodes d'évaluation de la probabilité d'erreur; Modèles de canaux; Simulation ou test des codes combinant plusieurs codes ou structures de codes, p.ex. codes de produits, codes de produits généralisés, codes concaténés, codes interne et externe

25.

METHOD AND APPARATUS FOR CANCELLING FRONT-END DISTORTION

      
Numéro d'application 18403900
Statut En instance
Date de dépôt 2024-01-04
Date de la première publication 2024-05-16
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Nguyen, Ray Luan
  • Reyes, Benjamin Tomas
  • Hatcher, Geoffrey
  • Jantzi, Stephen

Abrégé

Transceiver circuitry in an integrated circuit device includes a receive path including an analog front end for receiving analog signals from an analog transmission path and conditioning the analog signals, and an analog-to-digital converter configured to convert the conditioned analog signals into received digital signals for delivery to functional circuitry, and a transmit path including a digital front end configured to accept digital signals from the functional circuitry and to condition the accepted digital signals, and a digital-to-analog converter configured to convert the conditioned digital signals into analog signals for transmission onto the analog transmission path. At least one of the analog front end and the digital front end introduces distortion and outputs a distorted conditioned signal. The transceiver circuitry further includes distortion correction circuitry at the one of the analog front end and the digital front end, to determine and apply a distortion cancellation function to the distorted signal.

Classes IPC  ?

  • H04B 1/12 - Montages de neutralisation, d'équilibrage ou de compensation
  • H04B 1/40 - Circuits

26.

METHOD AND APPARATUS FOR COMMUNICATING INFORMATION VIA PILOT SIGNALS

      
Numéro d'application 18511794
Statut En instance
Date de dépôt 2023-11-16
Date de la première publication 2024-05-16
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Smith, Benjamin P.
  • Riani, Jamal

Abrégé

A first communication device receives control data that are to be communicated to a transceiver of a second communication device, the control data for use by the transceiver to adjust one or more operating parameters of the transceiver. The first communication device encodes the control data on multiple pilot symbols so that each pilot symbol of the multiple pilot symbols encodes less than all of the multiple bits of control data. The first communication device receives information bits that are to be communicated to the second communication device via data symbols, and generates a plurality of data symbols using the information bits. The first communication device transmits the plurality of data symbols and the multiple pilot symbols to the second communication device via a communication medium. When transmitted, the multiple pilot symbols and encoded portions of the multiple bits of control data are interspersed among the plurality of data symbols.

Classes IPC  ?

  • H04L 5/00 - Dispositions destinées à permettre l'usage multiple de la voie de transmission

27.

Reinforcement learning-enabled low-density parity check decoder

      
Numéro d'application 18050387
Numéro de brevet 11984910
Statut Délivré - en vigueur
Date de dépôt 2022-10-27
Date de la première publication 2024-05-14
Date d'octroi 2024-05-14
Propriétaire Marvell Asia Pte, Ltd. (Singapour)
Inventeur(s)
  • Fan, Di
  • Varnica, Nedeljko
  • Lu, Xuanxuan

Abrégé

The present disclosure describes apparatuses and methods for implementing a reinforcement learning-enabled low-density parity check (LDPC) decoder. In aspects, an RL-enabled LDPC decoder processes, as part of a first decoding iteration, data of a channel to generate LDPC state information and provides the LDPC state information to a machine learning (ML) algorithm of an RL agent. The RL-enabled LDPC decoder is then configured with LDPC decoding parameters obtained from the ML algorithm and processes, as part of a second decoding operation, the data using the decoding parameters to generate subsequent LDPC state information. The RL-enabled LDPC decoder provides decoded data of the channel based on the subsequent LDPC state information. By using the LDPC decoding parameters provided by the ML algorithm of the RL agent, the RL-enabled LDPC decoder may decode channel data in fewer decoding iterations or with a higher success rate, thereby improving LDPC decoding performance.

Classes IPC  ?

  • H03M 13/11 - Détection d'erreurs ou correction d'erreurs transmises par redondance dans la représentation des données, c.à d. mots de code contenant plus de chiffres que les mots source utilisant un codage par blocs, c.à d. un nombre prédéterminé de bits de contrôle ajouté à un nombre prédéterminé de bits d'information utilisant plusieurs bits de parité
  • G06N 3/04 - Architecture, p.ex. topologie d'interconnexion

28.

DISTRIBUTED ARBITRATION FOR SHARED DATA PATH

      
Numéro d'application 18160127
Statut En instance
Date de dépôt 2023-01-26
Date de la première publication 2024-05-09
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s) Drabenstott, Thomas Lorne

Abrégé

Passage of data packets on a data pipeline is arbitrated in a distributed manner along the pipeline. Multiple data arbiters each operate to merge data from a respective data source to the data pipeline at a distinct point in the pipeline. At each stage, a multiplexer selectively passes, to the data pipeline, an upstream data packet or a local data packet from the respective data source. A register stores an indication of data packets passed by the multiplexer based on the respective data source originating the data packet. A controller controls the multiplexer to select the upstream data packet or the local data packet based on the indication of data packets passed by the multiplexer.

Classes IPC  ?

  • G06F 13/42 - Protocole de transfert pour bus, p.ex. liaison; Synchronisation
  • G06F 9/52 - Synchronisation de programmes; Exclusion mutuelle, p.ex. au moyen de sémaphores

29.

Integrated Optical Transceiver

      
Numéro d'application 18380085
Statut En instance
Date de dépôt 2023-10-13
Date de la première publication 2024-05-09
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Liang, Ding
  • Patterson, Mark
  • Coccioli, Roberto
  • Nagarajan, Radhakrishnan L.

Abrégé

An optical transceiver includes a silicon photonics substrate, transmitter circuitry, and receiver circuitry that are heterogeneously integrated. The transmitter circuitry includes a plurality of laser devices formed on the silicon photonics substrate, each of the plurality of laser devices configured to generate a respective laser light, a plurality of modulators formed on the silicon photonics substrate, each of the plurality of modulators configured to modulate the laser lights based on driver signals and output, from the silicon photonics substrate, the modulated laser lights, and a driver formed on the silicon photonics substrate and configured to generate the driver signals. The receiver circuitry includes a photodetector configured to receive a plurality of optical signals and convert the plurality of optical signals to respective electrical signals and a transimpedance amplifier device configured to receive the electrical signals and output the electrical signals from the silicon photonics substrate as electrical outputs.

Classes IPC  ?

  • B60G 21/05 - Systèmes d'interconnexion à plusieurs roues conjuguées suspendues élastiquement, p.ex. pour stabiliser la caisse du véhicule eu égard aux forces d'accélération, de décélération ou aux forces centrifuges conjuguées en permanence mécaniquement entre roues appartenant au même essieu, mais n'étant pas disposées du même côté du véhicule, c. à d. la suspension de la roue gauche étant reliée à celle de la roue droite
  • B60G 15/02 - Suspensions élastiques caractérisées par la disposition, l'emplacement ou le type de combinaison de ressorts et d'amortisseurs de vibrations, p.ex. du type télescopique ayant un ressort mécanique

30.

Control of Ethernet Link-Partner GPIO using OAM

      
Numéro d'application 18513566
Statut En instance
Date de dépôt 2023-11-19
Date de la première publication 2024-05-09
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Mann, Jessica Lauren
  • Mash, Christopher
  • Lau, Timothy See-Hung
  • Fung, Hon Wai
  • Zhu, Liang
  • Wu, Dance

Abrégé

An Ethernet Physical layer (PHY) device includes a PHY interface and PHY circuitry. The PHY interface is configured to connect to a physical link. The PHY circuitry is configured to generate layer-1 frames that carry data for transmission to a peer Ethernet PHY device, to insert among the layer-1 frames one or more management frames that are separate from the layer-1 frames and that are configured to control a General-Purpose Input-Output (GPIO) port associated with the peer Ethernet PHY device, to transmit the layer-1 frames and the inserted management frames, via the PHY interface, to the peer Ethernet PHY device over the physical link, for controlling one or more operations of the GPIO port associated with the peer Ethernet PHY device, and to receive, via the PHY interface, one or more verifications acknowledging that the one or more management frames were received successfully at the peer Ethernet PHY device.

Classes IPC  ?

  • H04L 49/351 - Interrupteurs spécialement adaptés à des applications spécifiques pour des réseaux locaux [LAN], p.ex. des commutateurs Ethernet
  • H04L 12/40 - Réseaux à ligne bus
  • H04L 12/413 - Réseaux à ligne bus avec commande décentralisée avec accès aléatoire, p.ex. accès multiple avec détection de porteuse et détection de collision (CSMA-CD)
  • H04L 69/323 - Protocoles de communication intra-couche entre entités paires ou définitions d'unité de données de protocole [PDU] dans la couche physique [couche OSI 1]

31.

Method and apparatus for compiler and low-level instruction validation of machine learning operations on hardware

      
Numéro d'application 17684940
Numéro de brevet 11977475
Statut Délivré - en vigueur
Date de dépôt 2022-03-02
Date de la première publication 2024-05-07
Date d'octroi 2024-05-07
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Chou, Chien-Chun
  • Durakovic, Senad
  • Hanebutte, Ulf
  • Hakkarainen, Harri
  • Chou, Yao
  • Karthikeyan, Veena

Abrégé

A system to support validation and debugging of compiled low-level instructions for a machine learning (ML) network model on an ML-specific hardware. A compiler identifies well-defined boundaries in the ML network model based on primitives used to generate low-level instructions for the hardware. The ML network model is partitioned into units/layers/sub-graphs based on the plurality of well-defined boundaries. The compiler then generates an internal representation for each of the units wherein the internal representation is mapped to components in the hardware. Each of the units is compiled into a first set to be executed on the ML-specific hardware and a second set to be executed on a second computing device. The output results from executing the two sets of low-level instructions are compared to validate the first set of low-level instructions. If the outputs do not match fully, the first set of low-level instructions is debugged and recompiled.

Classes IPC  ?

  • G06F 11/36 - Prévention d'erreurs en effectuant des tests ou par débogage de logiciel
  • G06F 8/41 - Compilation
  • G06N 3/02 - Réseaux neuronaux

32.

System and method for mining digital currency in a blockchain network

      
Numéro d'application 17817873
Numéro de brevet 11979487
Statut Délivré - en vigueur
Date de dépôt 2022-08-05
Date de la première publication 2024-05-07
Date d'octroi 2024-05-07
Propriétaire Marvell Asia Pte, Ltd. (Singapour)
Inventeur(s) Carlson, David A.

Abrégé

A circuit and corresponding method enable mining for digital currency in a blockchain network. The circuit comprises a controller and at least one partial hash engine that (i) implements a hash function, partially, to compute a partial hash digest of a final hash digest for a block header of a block candidate and (ii) generates a notification based on determining that the partial hash digest satisfies a criterion. The controller includes a complete hash engine that implements the hash function, completely. In response to the notification generated, the controller activates the complete hash engine to compute, in its entirety, the final hash digest for the block header, effectuating a decision for submission of the block candidate with the block header to the blockchain network for mining the digital currency. Power savings and reduction in area are achieved relative to multiple hash engines that compute the entire final hash digest.

Classes IPC  ?

  • H04L 29/06 - Commande de la communication; Traitement de la communication caractérisés par un protocole
  • G06Q 20/06 - Circuits privés de paiement, p.ex. impliquant de la monnaie électronique utilisée uniquement entre les participants à un programme commun de paiement
  • G06Q 20/38 - Architectures, schémas ou protocoles de paiement - leurs détails
  • G06Q 20/40 - Autorisation, p.ex. identification du payeur ou du bénéficiaire, vérification des références du client ou du magasin; Examen et approbation des payeurs, p.ex. contrôle des lignes de crédit ou des listes négatives
  • H04L 9/06 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité l'appareil de chiffrement utilisant des registres à décalage ou des mémoires pour le codage par blocs, p.ex. système DES
  • H04L 9/00 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité

33.

Quieting a wireless local area network

      
Numéro d'application 18114790
Numéro de brevet 11979870
Statut Délivré - en vigueur
Date de dépôt 2023-02-27
Date de la première publication 2024-05-07
Date d'octroi 2024-05-07
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Chu, Liwen
  • Chao, Yi-Ling
  • Zhang, Hongyuan
  • Lou, Hui-Ling

Abrégé

A first communication device generates and transmits a frame that is configured to cause one or more second communication devices in a wireless local area network (WLAN) to refrain from transmitting during a set of repeating time segments, and the frame is generated to include an indication of a time period of the time segments in the set of repeating time segments, the time period being less than a duration of a beacon interval of the WLAN such that multiple ones of the time segments occur within one beacon interval. Alternatively, the frame is configured to cause one or more second communication devices in the WLAN to refrain from transmitting during a time segment that begins in conjunction with an end of transmission of i) the frame or ii) a packet that includes the frame, and the frame is generated to include an indication of a time duration of the time segment.

Classes IPC  ?

  • H04W 72/12 - Planification du trafic sans fil
  • H04W 84/12 - Réseaux locaux sans fil [WLAN Wireless Local Area Network]

34.

METHODS AND APPARATUS FOR GENERATION OF PHYSICAL LAYER PROTOCOL DATA UNITS FOR VEHICULAR ENVIRONMENTS

      
Numéro d'application 18407159
Statut En instance
Date de dépôt 2024-01-08
Date de la première publication 2024-05-02
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Cao, Rui
  • Zhang, Hongyuan
  • Lou, Hui-Ling
  • Zheng, Xiayu

Abrégé

A communication device selects a frequency bandwidth via which a physical layer (PHY) protocol data unit (PPDU) will be transmitted in a vehicular communication network, and generates, the PPDU i) according to a downclocking ratio of 1/2, and ii) based on an orthogonal frequency division multiplexing (OFDM) numerology defined by an IEEE 802.11ac Standard. In response to the selected frequency bandwidth being 10 MHz, the PPDU is generated according to the downclocking ratio of 1/2 and based on the OFDM numerology defined by the IEEE 802.11ac Standard for 20 MHz PPDUs. In response to the selected frequency bandwidth being 20 MHz, the PPDU is generated according to the downclocking ratio of 1/2 and based on the OFDM numerology defined by the IEEE 802.11ac Standard for 40 MHz PPDUs.

Classes IPC  ?

  • H04L 27/26 - Systèmes utilisant des codes à fréquences multiples
  • H04L 5/00 - Dispositions destinées à permettre l'usage multiple de la voie de transmission

35.

CIRCUIT FOR MULTI-PATH INTERFERENCE MITIGATION IN AN OPTICAL COMMUNICATION SYSTEM

      
Numéro d'application 18393017
Statut En instance
Date de dépôt 2023-12-21
Date de la première publication 2024-04-25
Propriétaire MARVELL ASIA PTE LTD (Singapour)
Inventeur(s)
  • Smith, Benjamin P.
  • Riani, Jamal
  • Bhoja, Sudeep
  • Farhoodfar, Arash
  • Bhatt, Vipul

Abrégé

An optical receiver includes an error generator, a multipath interference estimator, and a combiner. The error generator is configured to receive an input comprising a received optical signal, to estimate a modulation level of samples of the received optical signal, and to generate an error signal based on the estimated modulation level of the samples, the error signal representing a difference between an actual level of the received optical signal and the estimated modulation level. The multipath interference estimator is configured to generate estimates of multipath interference (MPI) associated with the samples of the received optical signal based on the error signal. The combiner is configured to generate an MPI-mitigated signal based on a combination of the samples and the estimates of MPI.

Classes IPC  ?

  • H04B 10/58 - Compensation pour sortie d’émetteur non linéaire
  • H04B 10/00 - Systèmes de transmission utilisant des ondes électromagnétiques autres que les ondes hertziennes, p.ex. les infrarouges, la lumière visible ou ultraviolette, ou utilisant des radiations corpusculaires, p.ex. les communications quantiques
  • H04B 10/2507 - Dispositions spécifiques à la transmission par fibres pour réduire ou éliminer la distorsion ou la dispersion
  • H04B 10/516 - Systèmes de transmission utilisant des ondes électromagnétiques autres que les ondes hertziennes, p.ex. les infrarouges, la lumière visible ou ultraviolette, ou utilisant des radiations corpusculaires, p.ex. les communications quantiques Émetteurs - Détails du codage ou de la modulation
  • H04B 10/54 - Modulation d'intensité
  • H04B 10/69 - Dispositions électriques dans le récepteur

36.

Methods and apparatus for receiving a user message in a communication network

      
Numéro d'application 17326092
Numéro de brevet 11968065
Statut Délivré - en vigueur
Date de dépôt 2021-05-20
Date de la première publication 2024-04-23
Date d'octroi 2024-04-23
Propriétaire Marvell Asia Pte, Ltd. (Singapour)
Inventeur(s) Cheon, Hyun Soo

Abrégé

Methods and apparatus for receiving a user message in a communication network are disclosed. In an exemplary embodiment, a method includes receiving data samples in an uplink transmission from user equipment, performing preamble detection on the data samples, generating a trigger signal that indicates when a preamble is detected, and decoding a user message in response to the trigger signal, wherein the user message follows the detected preamble.

Classes IPC  ?

  • H04L 27/233 - Circuits de démodulation; Circuits récepteurs utilisant une démodulation non cohérente
  • H04B 1/10 - Dispositifs associés au récepteur pour limiter ou supprimer le bruit et les interférences

37.

Write signal interference cancellation across data/servo clock boundary

      
Numéro d'application 18344472
Numéro de brevet 11967341
Statut Délivré - en vigueur
Date de dépôt 2023-06-29
Date de la première publication 2024-04-23
Date d'octroi 2024-04-23
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Katchmart, Supaket
  • Oberg, Mats

Abrégé

A method for cancelling, from servo signals read in a read channel while a write channel is active, interference caused by write signals in the write channel, includes generating a predicted channel response signal from the write signals in a data clock domain, resampling the generated predicted channel response signal using a clock in the data clock domain having a rate corresponding to a servo clock from a servo clock domain, transferring the resampled predicted channel response signal from the data clock domain to the servo clock domain and aligning phase of the transferred resampled predicted channel response signal with phase of the servo clock, determining a domain-boundary-crossing delay incurred in the transferring, based on the domain-boundary-crossing delay, synchronizing the phase-aligned transferred resampled predicted channel response signal with the servo signals, and subtracting the synchronized phase-aligned transferred resampled predicted channel response signal from the servo signals.

Classes IPC  ?

  • G11B 5/00 - Enregistrement par magnétisation ou démagnétisation d'un support d'enregistrement; Reproduction par des moyens magnétiques; Supports d'enregistrement correspondants
  • G11B 5/012 - Enregistrement, reproduction ou effacement sur des disques magnétiques
  • G11B 20/10 - Enregistrement ou reproduction numériques

38.

REPORTING BANDWIDTH CAPABILITY OF A BANDWIDTH-LIMITED COMMUNICATION DEVICE

      
Numéro d'application 18543786
Statut En instance
Date de dépôt 2023-12-18
Date de la première publication 2024-04-18
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Chu, Liwen
  • Wang, Lei
  • Zhang, Hongyuan
  • Sun, Yakun
  • Jiang, Jinjing
  • Lou, Hui-Ling

Abrégé

A first communication device generates a first physical layer (PHY) data unit that includes information indicating a capability to use a channel bandwidth greater than a maximum channel bandwidth of the first communication device, and transmits the first PHY data unit to a second communication device during an association process with the second communication device. The first communication device generates a second PHY data unit that includes information indicating a capability to use at most the maximum channel bandwidth of the first communication device, and transmits the second PHY data unit to the second communication device when the first communication device is associated with the second communication device.

Classes IPC  ?

  • H04W 72/21 - Canaux de commande ou signalisation pour la gestion des ressources dans le sens ascendant de la liaison sans fil, c. à d. en direction du réseau
  • H04W 8/22 - Traitement ou transfert des données du terminal, p.ex. statut ou capacités physiques

39.

SLEEP AND WAKEUP SIGNALING FOR ETHERNET

      
Numéro d'application 18393369
Statut En instance
Date de dépôt 2023-12-21
Date de la première publication 2024-04-18
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Leung, Ming-Tak
  • Abedinzadeh, Bizhan
  • Fung, Hon Wai
  • Zhu, Liang
  • Chu, Der-Ren

Abrégé

A first communication device generates an Operation, Administration, and Maintenance (OAM) frame that includes i) OAM message content and ii) an OAM frame header outside of the OAM message content, wherein generating the OAM frame comprises generating the OAM frame header to include information that signals one of i) a low power sleep (LPS) request, and ii) a wake-up request (WUR). The first communication device transmits the OAM frame to a second communication device via a communication medium to signal to the second communication device the one of i) the LPS request, and ii) the WUR.

Classes IPC  ?

  • H04L 12/12 - Dispositions pour la connexion ou la déconnexion à distance de sous-stations ou de leur équipement
  • G06F 1/3296 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par diminution de la tension d’alimentation ou de la tension de fonctionnement

40.

System and method for large memory transaction (LMT) stores

      
Numéro d'application 17937128
Numéro de brevet 11960727
Statut Délivré - en vigueur
Date de dépôt 2022-09-30
Date de la première publication 2024-04-16
Date d'octroi 2024-04-16
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Shreedhar, Aadeetya
  • Zebchuk, Jason D.
  • Snyder, Ii, Wilson P.
  • Ma, Albert
  • Featherston, Joseph

Abrégé

A system and corresponding method perform large memory transaction (LMT) stores. The system comprises a processor associated with a data-processing width and a processor accelerator. The processor accelerator performs a LMT store of a data set to a coprocessor in response to an instruction from the processor targeting the coprocessor. The data set corresponds to the instruction. The LMT store includes storing data from the data set, atomically, to the coprocessor based on a LMT line (LMTLINE). The LMTLINE is wider than the data-processing width. The processor accelerator sends, to the processor, a response to the instruction. The response is based on completion of the LMT store of the data set in its entirety. The processor accelerator enables the processor to perform useful work in parallel with the LMT store, thereby improving processing performance of the processor.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
  • G06F 12/1045 - Traduction d'adresses utilisant des moyens de traduction d’adresse associatifs ou pseudo-associatifs, p.ex. un répertoire de pages actives [TLB] associée à une mémoire cache de données

41.

Structures and methods for deriving stable physical unclonable functions from semiconductor devices

      
Numéro d'application 17305825
Numéro de brevet 11962709
Statut Délivré - en vigueur
Date de dépôt 2021-07-15
Date de la première publication 2024-04-16
Date d'octroi 2024-04-16
Propriétaire Marvell Asia Pte, Ltd. (Singapour)
Inventeur(s)
  • Hunt-Schroeder, Eric D.
  • Anand, Darren
  • Pontius, Dale

Abrégé

A semiconductor device includes circuitry configured to derive a physical unclonable function. The circuitry includes a plurality of bitcells, each bitcell being readable as one of a ‘0’ value and a ‘1’ value, and sense amplifier circuitry configurable to read values from the plurality of bitcells. The sense amplifier circuitry includes margin circuitry configurable (i) to selectably bias reading of the plurality of bitcells toward one of ‘0’ values and ‘1’ values, (ii) to identify addresses of bitcells having a stable ‘1’ value when the margin circuitry is configured to bias reading of the plurality of bitcells toward ‘0’ values, and (iii) to identify addresses of bitcells having a stable ‘0’ value when the margin circuitry is configured to bias reading of the plurality of bitcells toward ‘1’ values. Each bitcell in the plurality of bitcells may include a differential transistor pair.

Classes IPC  ?

  • H04L 9/32 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité comprenant des moyens pour vérifier l'identité ou l'autorisation d'un utilisateur du système
  • G06F 21/44 - Authentification de programme ou de dispositif

42.

PACKET FORMATS FOR VEHICULAR NETWORKS

      
Numéro d'application 18543765
Statut En instance
Date de dépôt 2023-12-18
Date de la première publication 2024-04-11
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Zhang, Hongyuan
  • Chu, Liwen

Abrégé

A first communication device is configured to process packets that conform to a first physical layer (PHY) protocol for wireless vehicular communications and packets that conform to a second PHY protocol for wireless vehicular communications. The first communication device determines that one or more second communication devices neighboring the first communication device are not capable of processing packets that conform to the second PHY protocol. The first communication device transmits a first packet to a third communication device that is configured to process packets that conform to the first PHY protocol and packets that conform to the second PHY protocol. The first packet indicates that the one or more second communication devices neighboring the first communication device are not capable of processing packets that conform to the second PHY protocol to inform the third communication device of the one or more second communication devices.

Classes IPC  ?

  • H04L 69/323 - Protocoles de communication intra-couche entre entités paires ou définitions d'unité de données de protocole [PDU] dans la couche physique [couche OSI 1]
  • H04L 1/00 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue
  • H04L 5/00 - Dispositions destinées à permettre l'usage multiple de la voie de transmission
  • H04W 28/02 - Gestion du trafic, p.ex. régulation de flux ou d'encombrement
  • H04W 72/044 - Affectation de ressources sans fil sur la base du type de ressources affectées

43.

MEMORY ALLOCATION AND REALLOCATION FOR PROGRAM INSTRUCTIONS AND DATA USING INTERMEDIATE PROCESSOR

      
Numéro d'application 18544745
Statut En instance
Date de dépôt 2023-12-19
Date de la première publication 2024-04-11
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Farhoodfar, Arash
  • Lee, Whay Sing

Abrégé

Memory blocks are allocated for a microcontroller having one memory subsystem storing instruction information, and a separate memory subsystem storing data information. At design time, an address map is created implementing configurations of different ways of allocating instruction information and data information between memory blocks. At runtime, a configuration signal is received, and a particular memory block configuration for storing instruction information and data information is determined. An incoming instruction signal received from a dedicated microcontroller port, is communicated according to the configuration signal and the address map to a connection point (e.g., pin, fuse, register). Via that connection point, the instruction signal is routed to a memory block designated exclusively for instructions. Similarly, based upon the configuration signal and the address map, an incoming data signal (received from another dedicated microcontroller port), is routed via a connection point to a different memory block designated to store exclusively data information.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

44.

DECODING FEC CODEWORDS USING LDPC CODES DEFINED BY A PARITY CHECK MATRIX WHICH IS DEFINED BY RPC AND QC CONSTRAINTS

      
Numéro d'application 18377647
Statut En instance
Date de dépôt 2023-10-06
Date de la première publication 2024-04-11
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Morero, Damian Alfonso
  • Castrillon, Mario Alejandro
  • Schnidrig, Matias German
  • Hueda, Mario Rafael

Abrégé

A decoder for a receiver in a communication system includes an interface configured to receive encoded input data via a communication channel. The encoded input data includes forward error correction (FEC) codewords. A processor is configured to decode the FEC codewords using low density parity check (LDPC) codes defined by a parity check matrix. The parity check matrix is defined by both regular column partition (RCP) constraints and quasi-cyclic (QC) constraints. An output circuit is configured to output a decoded codeword based on the FEC codewords decoded by the processor.

Classes IPC  ?

  • H03M 13/00 - Codage, décodage ou conversion de code pour détecter ou corriger des erreurs; Hypothèses de base sur la théorie du codage; Limites de codage; Méthodes d'évaluation de la probabilité d'erreur; Modèles de canaux; Simulation ou test des codes
  • H03M 13/11 - Détection d'erreurs ou correction d'erreurs transmises par redondance dans la représentation des données, c.à d. mots de code contenant plus de chiffres que les mots source utilisant un codage par blocs, c.à d. un nombre prédéterminé de bits de contrôle ajouté à un nombre prédéterminé de bits d'information utilisant plusieurs bits de parité

45.

System and Method for Neural Network-Based Autonomous Driving

      
Numéro d'application 18541463
Statut En instance
Date de dépôt 2023-12-15
Date de la première publication 2024-04-11
Propriétaire Marvell Asia Pte, Ltd. (Singapour)
Inventeur(s) Ladd, William Knox

Abrégé

A system and corresponding method for autonomous driving of a vehicle are provided. The system comprises at least one neural network (NN) that generates at least one output for controlling the autonomous driving. The system further comprises a main data path that routes bulk sensor data to the at least one NN and a low-latency data path with reduced latency relative to the main data path. The low-latency data path routes limited sensor data to the at least one NN which, in turn, employs the limited sensor data to improve performance of the at least one NN's processing of the bulk sensor data for generating the at least one output. Improving performance of the at least one NN's processing of the bulk sensor data enables the system to, for example, identify a safety hazard sooner, enabling the autonomous driving to divert the vehicle and avoid contact with the safety hazard.

Classes IPC  ?

  • B60W 60/00 - Systèmes d’aide à la conduite spécialement adaptés aux véhicules routiers autonomes
  • B60W 40/11 - Mouvement de tangage
  • B60W 40/112 - Mouvement de roulis
  • B60W 40/114 - Mouvement de lacet
  • B60W 50/04 - COMMANDE CONJUGUÉE DE PLUSIEURS SOUS-ENSEMBLES D'UN VÉHICULE, DE FONCTION OU DE TYPE DIFFÉRENTS; SYSTÈMES DE COMMANDE SPÉCIALEMENT ADAPTÉS AUX VÉHICULES HYBRIDES; SYSTÈMES D'AIDE À LA CONDUITE DE VÉHICULES ROUTIERS, NON LIÉS À LA COMMANDE D'UN SOUS-ENSEMBLE PARTICULIER - Détails des systèmes d'aide à la conduite des véhicules routiers qui ne sont pas liés à la commande d'un sous-ensemble particulier pour surveiller le fonctionnement du système d'aide à la conduite
  • G06N 3/04 - Architecture, p.ex. topologie d'interconnexion
  • G06N 3/08 - Méthodes d'apprentissage

46.

Apparatus and Techniques for Contextual Search of a Storage System

      
Numéro d'application 18541867
Statut En instance
Date de dépôt 2023-12-15
Date de la première publication 2024-04-04
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Kudryavtsev, Konstantin
  • Oberg, Mats
  • Varnica, Nedeljko

Abrégé

The present disclosure describes apparatuses and methods for contextual search of a storage system. In some aspects, a metadata manager of a storage system receives a query to search the data stored on the storage media of the apparatus. The metadata manager identifies an entry in a relational database of the metadata manager that includes a label that is relevant to the query and determines, based on the entry in the relational database, a reference address of a target node in a navigational database of the metadata manager that corresponds to the label. As results for the query to search, the metadata manager returns an object of the target node at the reference address in the navigational database and corresponding objects of relative nodes connected to the target node via respective links. By so doing, the metadata database may enable contextual or implicit search of data in the storage system.

Classes IPC  ?

  • G06F 16/2457 - Traitement des requêtes avec adaptation aux besoins de l’utilisateur
  • G06F 16/22 - Indexation; Structures de données à cet effet; Structures de stockage
  • G06F 16/28 - Bases de données caractérisées par leurs modèles, p.ex. des modèles relationnels ou objet
  • G06N 20/00 - Apprentissage automatique

47.

Physical layer transceiver with increased noise and interference tolerance and reduced loss

      
Numéro d'application 17677863
Numéro de brevet 11943083
Statut Délivré - en vigueur
Date de dépôt 2022-02-22
Date de la première publication 2024-03-26
Date d'octroi 2024-03-26
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Dai, Shaoan
  • Sun, Wensheng
  • Wu, Xing

Abrégé

Methods, PHYs, and computer-readable media are provided for reliably receiving data at a physical layer transceiver of an automobile in the presence of noise or interference. A non-equalized signal is received at a physical layer transceiver via a communication channel in a high noise or interference automotive environment. The non-equalized signal is prepared for extraction of data by performing one or more of the following: improving a signal-to-noise ratio of the non-equalized signal by using two or more parallel matching filters to correlate the non-equalized signal with two or more signal templates to detect the presence of logic low signal patterns and logic high signal patterns in the non-equalized signal; reducing jitter in the non-equalized signal by tracking a phase of the non-equalized signal using a digital timing loop; compensating for noise or interference distortion in the non-equalized signal by selecting a decision sample defined by a plurality of peaks, the selecting performed based on tracking peaks in the non-equalized signal; searching the non-equalized signal for a preamble before initiating a process of receiving payload data, to reduce false data reception caused by noise or interference; and extracting data from the prepared non-equalized signal.

Classes IPC  ?

  • H04L 25/497 - Circuits d'émission; Circuits de réception à au moins trois niveaux d'amplitude par codage corrélatif, p.ex. par codage à réponse partielle ou par codage par modulation à échos
  • H04L 25/49 - Circuits d'émission; Circuits de réception à au moins trois niveaux d'amplitude

48.

Generic cryptography wrapper

      
Numéro d'application 17323263
Numéro de brevet 11943367
Statut Délivré - en vigueur
Date de dépôt 2021-05-18
Date de la première publication 2024-03-26
Date d'octroi 2024-03-26
Propriétaire Marvell Asia Pte, Ltd. (Singapour)
Inventeur(s)
  • Saravanan, Dhanalakshmi
  • Nemalipuri, Raga Sruthi
  • Ainapur, Priya
  • Raveendra, K.
  • Hinge, Bapu

Abrégé

An apparatus for performing cryptographic primitives includes a processor that is configured to receive an instruction to perform a cryptographic primitive, where the instruction includes one or more operands, at least one of the operands indicates one or more data structures that include values for the cryptographic primitive, and where the values include a first value indicating a mode of encryption that indicates an order of performing an encryption operation and an authentication operation and a second value indicating a cipher type; and perform the cryptographic primitive and store an output of the cryptographic primitive in an output data structure.

Classes IPC  ?

  • H04L 29/06 - Commande de la communication; Traitement de la communication caractérisés par un protocole
  • H04L 9/06 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité l'appareil de chiffrement utilisant des registres à décalage ou des mémoires pour le codage par blocs, p.ex. système DES
  • H04L 9/08 - Répartition de clés
  • H04L 9/32 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité comprenant des moyens pour vérifier l'identité ou l'autorisation d'un utilisateur du système

49.

EXPLICIT BEAMFORMING IN A HIGH EFFICIENCY WIRELESS LOCAL AREA NETWORK

      
Numéro d'application 18520523
Statut En instance
Date de dépôt 2023-11-27
Date de la première publication 2024-03-21
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Cao, Rui
  • Zhang, Hongyuan

Abrégé

A first communication device receives a sounding packet from a second communication device and develops beamforming information based on the sounding packet. The first communication device transmits beamforming feedback to the second communication device, the beamforming feedback including beamforming information for use by the second communication device to beamsteer a data packet to the first communication device, the data packet having a data portion that includes a second number of OFDM tones greater than a first number of OFDM tones in the sounding packet. After transmitting the beamforming feedback, the first communication device receives the data packet from the second communication device, the data packet including one or more data OFDM symbols, each of the one or more data OFDM symbols having the second number of OFDM tones.

Classes IPC  ?

  • H04B 7/0417 - Systèmes de rétroaction
  • H04B 7/0456 - Sélection de matrices de pré-codage ou de livres de codes, p.ex. utilisant des matrices pour pondérer des antennes
  • H04B 7/06 - Systèmes de diversité; Systèmes à plusieurs antennes, c. à d. émission ou réception utilisant plusieurs antennes utilisant plusieurs antennes indépendantes espacées à la station d'émission
  • H04L 5/00 - Dispositions destinées à permettre l'usage multiple de la voie de transmission
  • H04W 16/28 - Structures des cellules utilisant l'orientation du faisceau

50.

Multi-Termination Scheme Interface

      
Numéro d'application 18524662
Statut En instance
Date de dépôt 2023-11-30
Date de la première publication 2024-03-21
Propriétaire Marvell Asia Pte, Ltd. (Singapour)
Inventeur(s) Wang, Lu

Abrégé

In an embodiment, a method includes programming a control signal that specifies a target resistance and a target voltage in a circuit. The method further includes sending the control signal to at least one transistor configured to control a current flow in the circuit. The method further includes providing, as an output, a signal with the target voltage and target resistance.

Classes IPC  ?

  • H03K 19/00 - Circuits logiques, c. à d. ayant au moins deux entrées agissant sur une sortie; Circuits d'inversion
  • H03K 19/20 - Circuits logiques, c. à d. ayant au moins deux entrées agissant sur une sortie; Circuits d'inversion caractérisés par la fonction logique, p.ex. circuits ET, OU, NI, NON

51.

WIRELINE TRANSCEIVER WITH INTERNAL AND EXTERNAL CLOCK GENERATION

      
Numéro d'application 18514479
Statut En instance
Date de dépôt 2023-11-20
Date de la première publication 2024-03-21
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Cai, Li
  • Chong, Sau Siong
  • Loi, Chang-Feng
  • Tse, Lawrence

Abrégé

An integrated circuit device having functional circuitry driven by a clock signal includes onboard clock generation circuitry. The clock generation circuitry includes an input configured to accept a frequency reference signal, at least one variable loading capacitor coupled to the input for converting the crystal resonator signal into a calibrated clock signal, and calibration circuitry configured to calibrate the at least one variable loading capacitor based on a reference voltage. The input configured to accept a frequency reference signal may be configured to accept a crystal resonator signal.

Classes IPC  ?

  • G06F 1/08 - Générateurs d'horloge ayant une fréquence de base modifiable ou programmable
  • G06F 1/10 - Répartition des signaux d'horloge
  • G06F 1/12 - Synchronisation des différents signaux d'horloge

52.

MANAGING POWER IN AN ELECTRONIC DEVICE

      
Numéro d'application 17745092
Statut En instance
Date de dépôt 2022-05-16
Date de la première publication 2024-03-21
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Matthews, William Brad
  • Kwan, Bruce H.

Abrégé

A network device accesses, from a queue corresponding to a port of the device, a packet for processing. The device identifies a present operating region (ORE) of one or more OREs specified for the device, an ORE being associated with at least one of (i) one or more device attributes, or (ii) one or more environmental factors associated with an environment in which the device is operational. The device determines a number of power credits available for processing one or more packets. In response to determining that the number of power credits available is non-negative, the device completes processing of the packet. The device computes, based at least on the present ORE, a power credit reduction for the packet, which corresponds to an amount of power for processing the packet, and reduces the number of power credits available by the power credit reduction for the packet.

Classes IPC  ?

  • G06F 1/3296 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par diminution de la tension d’alimentation ou de la tension de fonctionnement
  • H04L 49/90 - Dispositions de mémoires tampon

53.

Digital timing recovery for constant density servo read operations

      
Numéro d'application 18157585
Numéro de brevet 11935561
Statut Délivré - en vigueur
Date de dépôt 2023-01-20
Date de la première publication 2024-03-19
Date d'octroi 2024-03-19
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s) Katchmart, Supaket

Abrégé

A method of reading servo wedge data from a rotating constant-density magnetic storage medium having a plurality of tracks, where each track is written at a track pattern frequency, the respective track pattern frequencies varying from a lowest frequency at an innermost one of the tracks to a highest frequency at an outermost one of the tracks, includes, for each respective track, determining, based on the pattern frequency of the respective track, a desired sampling position, sampling actual samples of servo wedge data based on a sampling clock used for all tracks, having a sampling frequency at least equal to the track pattern frequency of the outermost track, determining a phase relationship of the desired sampling position to the sampling clock, and, depending on the phase relationship between the sampling position and the sampling clock, interpolating a sample, or omitting interpolation of a sample and squelching the interpolation clock.

Classes IPC  ?

  • G11B 5/09 - Enregistrement numérique
  • G11B 20/10 - Enregistrement ou reproduction numériques
  • G11B 20/14 - Enregistrement ou reproduction numériques utilisant des codes auto-synchronisés

54.

Dual-surface RRO write in a storage device servo system

      
Numéro d'application 18066394
Numéro de brevet 11935571
Statut Délivré - en vigueur
Date de dépôt 2022-12-15
Date de la première publication 2024-03-19
Date d'octroi 2024-03-19
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s) Katchmart, Supaket

Abrégé

A method for writing repeatable run-out (RRO) data, to surfaces of a rotating magnetic storage medium in a storage device having two read channels, includes detecting, with a first head, using a first read channel, a servo sync mark (SSM) on a first track on a first surface, establishing a recurring servo-gating signal at a successive fixed interval from the SSM, detecting, with the first head, servo signals from the first track on occurrence of the recurring servo-gating signal, processing the servo signals from the first track, to generate first positioning signals for positioning the first head relative to the first track, following a similar procedure with a second read channel having a second head to generate second positioning signals for the second read head, and writing first and second RRO data to servo wedges of the first and second tracks according to the respective positioning signals.

Classes IPC  ?

  • G11B 5/596 - Disposition ou montage des têtes par rapport aux supports d'enregistrement comportant des dispositions pour déplacer la tête dans le but de maintenir l'alignement relatif de la tête et du support d'enregistrement pendant l'opération de transduction, p.ex. pour compenser les irrégularités de surface ou pour suivre les pistes pour suivre les pistes d'un disque

55.

Reduction of four-wave mixing crosstalk in optical links

      
Numéro d'application 18462470
Statut En instance
Date de dépôt 2023-09-07
Date de la première publication 2024-03-14
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Mak, Gary
  • Patra, Lenin Kumar
  • Riani, Jamal

Abrégé

A transmitter includes at least three tunable laser sources, an optical multiplexer, and a processor. The at least three tunable laser sources are configured to receive respective data streams, and to output respective Tx light beams at different respective carrier frequencies, modulated with the respective data streams. The optical multiplexer is configured to combine the multiple Tx light beams to produce a combined beam formed of the modulated Tx light beams at the different carrier frequencies, and to transmit the combined beam over an optical fiber. The processor is configured to receive a notification indicative of an interference occurring due to Four-Wave Mixing (FWM) in the optical fiber, and to modify at least one of the carrier frequencies responsively to the notification in order to mitigate the interference due to FWM.

Classes IPC  ?

  • H04B 10/50 - Systèmes de transmission utilisant des ondes électromagnétiques autres que les ondes hertziennes, p.ex. les infrarouges, la lumière visible ou ultraviolette, ou utilisant des radiations corpusculaires, p.ex. les communications quantiques Émetteurs
  • G02B 6/293 - Moyens de couplage optique ayant des bus de données, c. à d. plusieurs guides d'ondes interconnectés et assurant un système bidirectionnel par nature en mélangeant et divisant les signaux avec des moyens de sélection de la longueur d'onde
  • H04B 10/2563 - Mélange à quatre ondes [FWM]
  • H04J 14/02 - Systèmes multiplex à division de longueur d'onde

56.

INTEGRATED COHERENT OPTICAL TRANSCEIVER

      
Numéro d'application 18502449
Statut En instance
Date de dépôt 2023-11-06
Date de la première publication 2024-03-14
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s) Nagarajan, Radhakrishnan L.

Abrégé

An integrated circuit includes a silicon photonics substrate having a silicon-based material, silicon photonics components formed in the silicon photonics substrate to receive and transmit optical signals, and electrical connections; a transimpedance amplifier chip arranged on the silicon photonics substrate, having a silicon-germanium material that is different than the silicon-based material, connected via the electrical connections to at least one of the silicon photonics components configured to receive an optical signal, and configured to process a received optical signal and output a processed signal to a digital signal processor; and a driver chip arranged on the silicon photonics substrate, having CMOS material that is different than the silicon-germanium material and the silicon-based material, connected via the electrical connections to drive at least one of the silicon photonics components configured to generate an optical signal for transmission.

Classes IPC  ?

  • H04B 10/40 - Systèmes de transmission utilisant des ondes électromagnétiques autres que les ondes hertziennes, p.ex. les infrarouges, la lumière visible ou ultraviolette, ou utilisant des radiations corpusculaires, p.ex. les communications quantiques Émetteurs-récepteurs
  • G02B 6/12 - OPTIQUE ÉLÉMENTS, SYSTÈMES OU APPAREILS OPTIQUES - Détails de structure de dispositions comprenant des guides de lumière et d'autres éléments optiques, p.ex. des moyens de couplage du type guide d'ondes optiques du genre à circuit intégré
  • G02B 6/126 - OPTIQUE ÉLÉMENTS, SYSTÈMES OU APPAREILS OPTIQUES - Détails de structure de dispositions comprenant des guides de lumière et d'autres éléments optiques, p.ex. des moyens de couplage du type guide d'ondes optiques du genre à circuit intégré utilisant des effets de polarisation
  • G02B 6/42 - Couplage de guides de lumière avec des éléments opto-électroniques
  • H01S 3/13 - Stabilisation de paramètres de sortie de laser, p.ex. fréquence ou amplitude
  • H01S 5/00 - Lasers à semi-conducteurs
  • H01S 5/0234 - Montage à orientation inversée, p.ex. puce retournée [flip-chip], montage à côté épitaxial au-dessous ou montage à jonction au-dessous
  • H01S 5/02375 - Mise en place des puces laser

57.

EFFICIENT SIGNALING SCHEME FOR HIGH-SPEED ULTRA SHORT REACH INTERFACES

      
Numéro d'application 18512744
Statut En instance
Date de dépôt 2023-11-17
Date de la première publication 2024-03-14
Propriétaire MARVELL ASIA PTE LTD (Singapour)
Inventeur(s)
  • Farjadrad, Ramin
  • Langner, Paul

Abrégé

A multi-chip package includes first and second groups of integrated circuit (IC) chips and a transfer IC chip disposed in the multi-chip package. The transfer IC chip is communicatively interposed between the first and second groups of IC chips and is configured to transfer signals from at least a first IC chip of the first group of IC chips to at least a second IC chip of the second group of IC chips or an output interface. The output interface is configured to output first data from the multi-chip package. A first set of ultra-short reach (USR) signaling links connects the first group of IC chips to the transfer IC chip. A second set of USR signaling links connects the second group of IC chips to the transfer IC chip. Each of the USR signaling links comprises a trace length of less than one inch.

Classes IPC  ?

  • G06F 13/36 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus ou au système à bus communs
  • H04L 7/00 - Dispositions pour synchroniser le récepteur avec l'émetteur
  • H04L 25/20 - Circuits répéteurs; Circuits à relais

58.

GATE STACK FOR METAL GATE TRANSISTOR

      
Numéro d'application 18514146
Statut En instance
Date de dépôt 2023-11-20
Date de la première publication 2024-03-14
Propriétaire Marvell Asia Pte, Ltd. (Singapour)
Inventeur(s) Chang, Runzi

Abrégé

Forming a metal gate transistor includes forming a semiconductor channel in a substrate, and depositing a source electrode and a drain electrode on the semiconductor channel. The source and drain electrodes are spaced apart. Dielectric spacers are provided above the source and drain electrodes to define a gate void spanning the source and drain electrodes. A dielectric layer is deposited on a bottom wall and sidewalls of the gate void. A work-function metal layer is deposited on the dielectric layer. The work-function metal layer is etched away from the sidewalls leaving the work-function metal layer on the bottom wall to control work function between the semiconductor channel and a conductive metal gate material to be deposited. The gate void above the work-function metal layer on the bottom wall, and between the dielectric layers on the sidewalls, is filled with the conductive metal gate material.

Classes IPC  ?

  • H01L 29/40 - Electrodes
  • H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 29/66 - Types de dispositifs semi-conducteurs

59.

Semiconductor device with mechanism to prevent reverse engineering

      
Numéro d'application 17845606
Numéro de brevet 11928248
Statut Délivré - en vigueur
Date de dépôt 2022-06-21
Date de la première publication 2024-03-12
Date d'octroi 2024-03-12
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s) Hunt-Schroeder, Eric

Abrégé

A semiconductor device is configured to implement a security protocol. The semiconductor device includes an entropy source that includes a plurality of bitcells. The entropy source is configured to output a sequence of physical unclonable function bit values based on intrinsic properties of the plurality of bitcells to generate a unique device secret for the security protocol, and selectively damage at least a portion of the plurality of bitcells to prevent reverse engineering the sequence of physical unclonable function bit values.

Classes IPC  ?

  • G06F 21/71 - Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur pour assurer la sécurité du calcul ou du traitement de l’information
  • G06F 21/14 - Protection des logiciels exécutables contre l’analyse de logiciel ou l'ingénierie inverse, p.ex. par masquage

60.

Circuit and method for resource arbitration

      
Numéro d'application 17932084
Numéro de brevet 11929940
Statut Délivré - en vigueur
Date de dépôt 2022-09-14
Date de la première publication 2024-03-12
Date d'octroi 2024-03-12
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Featherston, Joseph
  • Shreedhar, Aadeetya

Abrégé

A circuit and corresponding method perform resource arbitration. The circuit comprises a pending arbiter (PA) that outputs a PA selection for accessing a resource. The PA is selection based on PA input. The PA input represents respective pending-state of requesters of the resource. The circuit further comprises a valid arbiter (VA) that outputs a VA selection for accessing the resource. The VA selection is based on VA input. The VA input represents respective valid-state of the requesters. The circuit performs a validity check on the PA selection output. The circuit outputs a final selection for accessing the resource by selecting, based on the validity check performed, the PA selection output or VA selection output. The circuit addresses arbitration fairness issues that may result when multiple requesters are arbitrating to be selected for access to a shared resource and such requesters require a credit (token) to be eligible for arbitration.

Classes IPC  ?

  • G06F 13/36 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus ou au système à bus communs
  • H04L 47/783 - Allocation distribuée des ressources, p.ex. courtiers en bande passante
  • H04L 47/80 - Actions liées au type d'utilisateur ou à la nature du flux

61.

Digital droop detector

      
Numéro d'application 18048018
Numéro de brevet 11927612
Statut Délivré - en vigueur
Date de dépôt 2022-10-19
Date de la première publication 2024-03-12
Date d'octroi 2024-03-12
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Knoll, Ernest
  • Yassur, Omer

Abrégé

A circuit detects a voltage droop exhibited by a power supply. A first signal delay line outputs a first delayed signal, and is comprised of delay elements having a first threshold voltage. A second delay line outputs a second delayed signal, and is comprised of delay elements having a second threshold voltage that is higher than the first threshold voltage. A phase detector compares the first and second delayed signals and outputs a comparison signal indicating which of the first and second signal delay lines exhibits a shorter delay. A reset circuit resets the first and second signal delay lines in response to the comparison signal, and a clock controller outputs a command to adjust a clock frequency or engage in other mitigation measures based on the comparison signal.

Classes IPC  ?

  • G01R 25/00 - Dispositions pour procéder aux mesures de l'angle de phase entre une tension et un courant ou entre des tensions ou des courants
  • H03K 5/14 - Dispositions ayant une sortie unique et transformant les signaux d'entrée en impulsions délivrées à des intervalles de temps désirés par l'utilisation de lignes à retard
  • H03L 7/00 - Commande automatique de fréquence ou de phase; Synchronisation

62.

System and method for schedule-based I/O multiplexing for integrated circuit (IC) scan test

      
Numéro d'application 17500453
Numéro de brevet 11927630
Statut Délivré - en vigueur
Date de dépôt 2021-10-13
Date de la première publication 2024-03-12
Date d'octroi 2024-03-12
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s) Biswas, Sounil

Abrégé

An approach is proposed to support schedule-based I/O multiplexing for scan testing of an IC. A plurality of I/Os are assigned to a plurality of blocks in the IC for scan testing based on a set of slots under a set of schedules. Each of the set of slots includes a fixed number of scan input pins/pads and scan output pins/pads of the IC. Each slot is then assigned to a specific block on the IC for the scan test until all of the slots available are utilized. The group of assigned blocks is referred to as a schedule, and all of these blocks belonging to this schedule are scan tested in parallel at the same time. The remaining blocks on the IC are also assigned to the slots until all blocks on the IC are assigned to a schedule to be scan tested.

Classes IPC  ?

  • G01R 31/3177 - Tests de fonctionnement logique, p.ex. au moyen d'analyseurs logiques
  • G01R 31/317 - Tests de circuits numériques
  • G01R 31/3185 - Reconfiguration pour les essais, p.ex. LSSD, découpage
  • G01R 31/319 - Matériel de test, c. à d. circuits de traitement de signaux de sortie
  • G06F 30/34 - Conception de circuits pour circuits reconfigurables, p.ex. réseaux de portes programmables [FPGA] ou circuits logiques programmables [PLD]
  • G11C 7/10 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
  • G11C 11/4093 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p.ex. mémoires tampon de données
  • G11C 11/4096 - Circuits de commande ou de gestion d'entrée/sortie [E/S, I/O] de données, p.ex. circuits pour la lecture ou l'écriture, circuits d'attaque d'entrée/sortie ou commutateurs de lignes de bits

63.

OUT-OF-BAND BASED INDEPENDENT LINK TRAINING OF IN-BAND LINKS BETWEEN HOST DEVICES AND OPTICAL MODULES

      
Numéro d'application 18239819
Statut En instance
Date de dépôt 2023-08-30
Date de la première publication 2024-03-07
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Lee, Whay Sing
  • Rope, Todd

Abrégé

A first optical module includes an optical transceiver and a chip. The optical transceiver, subsequent to completion of link training of an in-band transmission link between the first optical module and a host device, waits for a second optical module to come up including transmitting a first awake signal from the first optical module to the second optical module, and receives a second awake signal from the second optical module when the second optical module is up. The chip i) based on a first out-of-band signal transmitted via an out-of-band link, performs the link training of the in-band transmission link independently of an in-band reception link between the first optical module and the host device, and ii) based on the second awake signal and a second out-of-band signal transmitted via the out-of-band link, performs link training of the in-band reception link independent of the in-band transmission link.

Classes IPC  ?

  • H04J 14/02 - Systèmes multiplex à division de longueur d'onde
  • H04B 10/40 - Systèmes de transmission utilisant des ondes électromagnétiques autres que les ondes hertziennes, p.ex. les infrarouges, la lumière visible ou ultraviolette, ou utilisant des radiations corpusculaires, p.ex. les communications quantiques Émetteurs-récepteurs

64.

System and methods for firmware security mechanism

      
Numéro d'application 16947424
Numéro de brevet 11921904
Statut Délivré - en vigueur
Date de dépôt 2020-07-31
Date de la première publication 2024-03-05
Date d'octroi 2024-03-05
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Sundararaman, Ramacharan
  • Miyar, Nithyananda
  • Kovac, Martin

Abrégé

A new approach is proposed to support a hardware-based lock mechanism having a hardware-based lock unit associated with a resource, wherein the lock is utilized by an arbitrator to arbitrate between multiple agents requesting access to the resource. When a first agent requests access to resource in unlocked state, the arbitrator creates a lock ID and set a locked state indicating that the resource is locked. The lock ID is provided to the first agent, which now has exclusive control over the resource. The arbitrator ensures that any agent with the same ID may access the resource. When a second agent requests access to the resource with a lock ID to the arbitrator, it is granted access to the resource if the lock ID provided matches the one stored on the lock unit. If there is a mismatch between the lock IDs, access to the resource is denied.

Classes IPC  ?

  • G06F 21/71 - Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur pour assurer la sécurité du calcul ou du traitement de l’information
  • G06F 8/65 - Mises à jour

65.

Multi-port transceiver

      
Numéro d'application 17744478
Numéro de brevet 11923978
Statut Délivré - en vigueur
Date de dépôt 2022-05-13
Date de la première publication 2024-03-05
Date d'octroi 2024-03-05
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Ghazali, Sabu
  • Patra, Lenin
  • Chen, Jeng-Jong Douglas
  • Youm, Dong-Seok
  • Tsai, Tunghao
  • Susanto, Kong Chuan

Abrégé

A multi-port transceiver comprises a plurality of first ports, a first communication interface, and a second communication interface. Multi-rate interleaver circuitry interleaves i) a plurality of first data streams, each received via a respective first port at a first data rate, and ii) a second data stream received via the first communication interface at a second data rate, to generate a third data stream to be transmitted via the second communication interface at a third data rate. Multi-rate deinterleaver circuitry deinterleaves a fourth data stream that was received via the second communication interface at the third data rate into i) a plurality of fifth data streams, each fifth data stream to be transmitted via a respective first port at the first data rate, and ii) a sixth data stream to be transmitted via the first communication interface at the second data rate.

Classes IPC  ?

  • H04L 1/00 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue
  • H04B 1/40 - Circuits
  • H04L 49/00 - TRANSMISSION D'INFORMATION NUMÉRIQUE, p.ex. COMMUNICATION TÉLÉGRAPHIQUE Éléments de commutation de paquets

66.

Method and apparatus for control of congestion in storage area network

      
Numéro d'application 17661174
Numéro de brevet 11924105
Statut Délivré - en vigueur
Date de dépôt 2022-04-28
Date de la première publication 2024-03-05
Date d'octroi 2024-03-05
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Sundar, Gourangadoss
  • Easi, Arun
  • Basrur, Girish

Abrégé

In a storage area network operating in accordance with a transport-level protocol to interconnect host and target devices, where the transport-level protocol issues congestion notifications when any of the host or target devices becomes congested, a method for reducing congestion includes, on receipt of a request to (a) write data to one of the target devices or (b) read data from one of the target devices for return to one of the host devices, (A) determining whether congestion already exists at (a) the target device to which the write request is directed, or (b) the host device to which data from the read request is to be returned, and (B) when a congestion state already exists, comparing current depth of a queue of write or read requests to a maximum permissible queue depth. When the current depth of the queue exceeds a maximum permissible queue depth, the request is rejected.

Classes IPC  ?

  • H04L 47/12 - Prévention de la congestion; Récupération de la congestion

67.

Adaptive Low-Density Parity Check Decoder

      
Numéro d'application 18452316
Statut En instance
Date de dépôt 2023-08-18
Date de la première publication 2024-02-29
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Lu, Xuanxuan
  • Varnica, Nedeljko

Abrégé

The present disclosure describes apparatuses and methods for implementing an adaptive low-density parity check (LDPC) decoder. In various aspects, an adaptive LDPC decoder processes a first portion of data using first parameters effective to change a status of the LDPC decoder. The LDPC decoder selects second parameters of the LDPC decoder based on the status of the LDPC decoder. The LDPC decoder then processes a second portion of the data with the LDPC decoder using the second parameters and provides decoded data of the channel based on at least the processing the first portion of the data using the first parameters and the processing of the second portion of the data using the second parameters. By adaptively altering the decoding parameters based the status of the decoder, the adaptive LDPC decoder may decode channel data in fewer decoding iterations or with a higher success rate, thereby improving LDPC decoding performance.

Classes IPC  ?

  • H03M 13/11 - Détection d'erreurs ou correction d'erreurs transmises par redondance dans la représentation des données, c.à d. mots de code contenant plus de chiffres que les mots source utilisant un codage par blocs, c.à d. un nombre prédéterminé de bits de contrôle ajouté à un nombre prédéterminé de bits d'information utilisant plusieurs bits de parité
  • H03M 13/00 - Codage, décodage ou conversion de code pour détecter ou corriger des erreurs; Hypothèses de base sur la théorie du codage; Limites de codage; Méthodes d'évaluation de la probabilité d'erreur; Modèles de canaux; Simulation ou test des codes

68.

Gate All-Around (GAA) Field Effect Transistors (FETS) Formed on Both Sides of a Substrate

      
Numéro d'application 18454835
Statut En instance
Date de dépôt 2023-08-24
Date de la première publication 2024-02-29
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s) Chang, Runzi

Abrégé

An electronic device includes a substrate, first and second semiconductor devices, and a power supply structure. The first semiconductor device includes a first plurality of gate all-around (GAA) field effect transistors (FETs) formed over a first side of the substrate. The second semiconductor device includes a second plurality of GAA FETs formed over a second side of the substrate, opposite the first side. The power supply structure is (a) disposed at the first side, and (b) configured to supply power to one or more of: (i) the first plurality of GAA FETs through first electrical couplings disposed at the first side, and (ii) the second plurality of GAA FETs through second electrical couplings including one or more inter-side vias (ISVs) traversing the substrate from the second side to the first side.

Classes IPC  ?

  • H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/822 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant un semi-conducteur, en utilisant une technologie au silicium
  • H01L 21/84 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant autre chose qu'un corps semi-conducteur, p.ex. étant un corps isolant
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p.ex. structures d'interconnexions enterrées
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée

69.

SLEEP SIGNALING HANDSHAKE FOR ETHERNET

      
Numéro d'application 18502963
Statut En instance
Date de dépôt 2023-11-06
Date de la première publication 2024-02-29
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Fung, Hon Wai
  • Wu, Dance

Abrégé

A first communication device performs a handshaking procedure with a second communication device, the handshaking procedure associated with transitioning from an active mode to a low power mode. The first communication device transmits data and/or idle symbols to the second communication device i) after completion of the handshake procedure, and ii) at least until the earlier of a) a time period expiring, and b) determining that the second communication device quieted a transmitter of the second communication device. The first communication device transitions to the low power mode in connection with the handshaking procedure.

Classes IPC  ?

70.

Disk writing mode with timing control of main pole relaxation

      
Numéro d'application 18156852
Numéro de brevet 11915729
Statut Délivré - en vigueur
Date de dépôt 2023-01-19
Date de la première publication 2024-02-27
Date d'octroi 2024-02-27
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Wu, Kai
  • Fang, Hao
  • Licona, Jorge Estuardo

Abrégé

When writing data to a magnetic data storage medium, it is detected whether duration, before occurrence of a data transition, of data to be written exceeds a predetermined threshold. When the duration, before the transition, of the data to be written exceeds the predetermined threshold, the data is written by applying an initial pulse and then maintaining, until a shut-off pulse, a steady-state write current having an amplitude less than the initial pulse. A shut-off adjustment is determined based on a predetermined delay. The shut-off pulse is initiated at a time based on one bit period prior to the transition, adjusted by the shut-off adjustment. When the duration, before the transition, of the data to be written is at most equal to the predetermined threshold, the data is written by applying the initial pulse without applying a steady-state write current before the transition.

Classes IPC  ?

  • G11B 20/10 - Enregistrement ou reproduction numériques
  • G11B 11/105 - Enregistrement sur, ou reproduction depuis le même support d'enregistrement, dans lesquels, pour ces deux opérations, les procédés ou les moyens sont couverts par différents groupes principaux des groupes ou par différents sous-groupes du groupe ; Supports d'enregistrement correspondants utilisant l'enregistrement par magnétisation ou démagnétisation utilisant un faisceau de lumière ou un champ magnétique pour l'enregistrement et un faisceau de lumière pour la reproduction, p.ex. enregistrement thermomagnétique induit par la lumière ou reproduction par l'effet Kerr
  • G11B 5/09 - Enregistrement numérique

71.

Coherent receiver with polarization diversity clock detection

      
Numéro d'application 18366695
Statut En instance
Date de dépôt 2023-08-08
Date de la première publication 2024-02-22
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s) Chen, Chen

Abrégé

A receiver includes an optical front-end and digital circuitry. The optical front-end is configured to receive an optical signal including first and second optical signal components having first and second polarizations and modulated with symbols at a symbol rate. The digital circuitry is configured to derive first and second digital signals representing the first and second optical signal components having the first and second polarizations. The digital circuitry includes a clock detector configured to calculate correlation terms, the correlation terms being calculated in a frequency-domain with a frequency offset commensurate with the symbol rate. The clock detector is configured to recover a clock signal of the symbols by (i) summing selected pairs of the correlation terms, and (ii) calculating or estimating a sum-of-squares of the summed pairs.

Classes IPC  ?

  • H04B 10/61 - Récepteurs cohérents
  • H04L 7/00 - Dispositions pour synchroniser le récepteur avec l'émetteur

72.

Methods and Apparatus for Providing Soft and Blind Combining for PUSCH Acknowledgement (ACK) Processing

      
Numéro d'application 18386562
Statut En instance
Date de dépôt 2023-11-02
Date de la première publication 2024-02-22
Propriétaire Marvell Asia Pte, Ltd. (Singapour)
Inventeur(s)
  • Guzelgoz, Sabih
  • Kim, Hong Jik
  • Bhatt, Tejas Maheshbhai
  • Heidari, Fariba

Abrégé

Methods and apparatus for providing soft and blind combining for PUSCH acknowledgement (ACK) processing. In an exemplary embodiment, a method includes soft-combining acknowledgement (ACK) bits received from a UE that are contained in a received sub-frame of symbols. The ACK bits are soft-combined using a plurality of scrambling sequences to generate a plurality of hypothetical soft-combined ACK bit streams. The method also includes receiving a parameter that identifies a selected scrambling sequence to be used. The method also includes decoding a selected hypothetical soft-combined ACK bit stream to generate a decoded ACK value, wherein the selected hypothetical soft-combined ACK bit stream is selected from the plurality of hypothetical soft-combined ACK bit streams based on the parameter.

Classes IPC  ?

  • H04L 5/00 - Dispositions destinées à permettre l'usage multiple de la voie de transmission
  • H04L 25/06 - Moyens pour rétablir le niveau à courant continu; Correction de distorsion de polarisation
  • H04L 1/00 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue
  • H04L 1/1607 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue en utilisant un canal de retour dans lesquelles le canal de retour transporte des signaux de contrôle, p.ex. répétition de signaux de demande - Détails du signal de contrôle
  • H04W 72/121 - Planification du trafic sans fil pour les groupes de terminaux ou d’utilisateurs
  • H04W 72/1268 - Jumelage du trafic à la planification, p.ex. affectation planifiée ou multiplexage de flux de flux de données en liaison ascendante

73.

POWER MONITOR FOR SILICON-PHOTONICS-BASED LASER

      
Numéro d'application 18495848
Statut En instance
Date de dépôt 2023-10-27
Date de la première publication 2024-02-22
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • He, Xiaoguang
  • Nagarajan, Radhakrishnan L.

Abrégé

A laser device based on silicon photonics with in-cavity power monitor includes a gain chip, a reflector, and a photodiode. The gain chip is mounted on a silicon photonics substrate and is configured to emit light from an active region bounded between a frontend facet and a backend facet. The reflector is configured to reflect the light in a cavity formed between the reflector and the frontend facet through which a laser light is output. The photodiode is coupled to one or more waveguides in the cavity by a splitter disposed directly in an optical path between the reflector and a component positioned in the cavity. The photodiode is configured to measure power of light propagating through the cavity between the reflector and the component.

Classes IPC  ?

  • H01S 5/026 - Composants intégrés monolithiques, p.ex. guides d'ondes, photodétecteurs de surveillance ou dispositifs d'attaque
  • H01S 5/02 - Lasers à semi-conducteurs - Détails ou composants structurels non essentiels au fonctionnement laser
  • H01S 5/343 - Structure ou forme de la région active; Matériaux pour la région active comprenant des structures à puits quantiques ou à superréseaux, p.ex. lasers à puits quantique unique [SQW], lasers à plusieurs puits quantiques [MQW] ou lasers à hétérostructure de confinement séparée ayant un indice progressif [GRINSCH] dans des composés AIIIBV, p.ex. laser AlGaAs

74.

SOFT FEC WITH PARITY CHECK

      
Numéro d'application 18384267
Statut En instance
Date de dépôt 2023-10-26
Date de la première publication 2024-02-22
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Riani, Jamal
  • Smith, Benjamin
  • Shvydun, Volodymyr
  • Bhoja, Sudeep
  • Farhoodfar, Arash

Abrégé

A method for data transmission includes receiving a data stream from a host device, the data stream as received from the host device including encoded data, separating the encoded data in the data stream into first data blocks and second data blocks, and generating a first forward error correction (FEC) block. The first FEC block includes a first parity section and a first data section, the first parity section includes a first parity bit corresponding to the first data blocks and a second parity bit corresponding to the second data blocks, and the first data section includes the first data blocks and the second data blocks. The method further includes transmitting the first FEC block.

Classes IPC  ?

  • H04L 1/00 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue
  • H03M 13/15 - Codes cycliques, c. à d. décalages cycliques de mots de code produisant d'autres mots de code, p.ex. codes définis par un générateur polynomial, codes de Bose-Chaudhuri-Hocquenghen [BCH]
  • H03M 13/29 - Codage, décodage ou conversion de code pour détecter ou corriger des erreurs; Hypothèses de base sur la théorie du codage; Limites de codage; Méthodes d'évaluation de la probabilité d'erreur; Modèles de canaux; Simulation ou test des codes combinant plusieurs codes ou structures de codes, p.ex. codes de produits, codes de produits généralisés, codes concaténés, codes interne et externe
  • H04B 14/02 - Systèmes de transmission non caractérisés par le milieu utilisé pour la transmission caractérisés par l'utilisation de la modulation par impulsions

75.

HIERARCHICAL STATISICALLY MULTIPLEXED COUNTERS AND A METHOD THEREOF

      
Numéro d'application 18500091
Statut En instance
Date de dépôt 2023-11-01
Date de la première publication 2024-02-22
Propriétaire Marvell Asia Pte, Ltd. (Singapour)
Inventeur(s)
  • Wang, Weihuang
  • Schmidt, Gerald
  • Atluri, Srinath
  • Ma, Weinan
  • Lnu, Shrikant Sundaram

Abrégé

Embodiments of the present invention relate to an architecture that uses hierarchical statistically multiplexed counters to extend counter life by orders of magnitude. Each level includes statistically multiplexed counters. The statistically multiplexed counters includes P base counters and S subcounters, wherein the S subcounters are dynamically concatenated with the P base counters. When a row overflow in a level occurs, counters in a next level above are used to extend counter life. The hierarchical statistically multiplexed counters can be used with an overflow FIFO to further extend counter life.

Classes IPC  ?

  • H03K 21/02 - Circuits d'entrée
  • H03K 23/64 - Compteurs d'impulsions comportant des chaînes de comptage; Diviseurs de fréquence comportant des chaînes de comptage avec une base ou racine différente d'une puissance de deux
  • H04L 47/62 - Ordonnancement des files d’attente caractérisé par des critères d’ordonnancement
  • H04L 49/90 - Dispositions de mémoires tampon

76.

Traffic characteristics for target wake time (TWT) negotiation

      
Numéro d'application 18072048
Numéro de brevet 11910240
Statut Délivré - en vigueur
Date de dépôt 2022-11-30
Date de la première publication 2024-02-20
Date d'octroi 2024-02-20
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Chu, Liwen
  • Zhang, Hongyuan
  • Lou, Hui-Ling

Abrégé

A first communication device generates a beacon frame that includes i) parameters of a broadcast target wake time (TWT) schedule and ii) information regarding a quantity of client stations that have currently joined the broadcast TWT schedule. The first communication device transmits the beacon frame to inform one or more second communication devices of i) the parameters of the broadcast TWT schedule and ii) the quantity of client stations that have currently joined the broadcast TWT schedule.

Classes IPC  ?

  • H04L 69/324 - Protocoles de communication intra-couche entre entités paires ou définitions d'unité de données de protocole [PDU] dans la couche liaison de données [couche OSI 2], p.ex. HDLC
  • H04W 28/18 - Négociation des paramètres de télécommunication sans fil
  • H04W 52/02 - Dispositions d'économie de puissance
  • H04W 84/12 - Réseaux locaux sans fil [WLAN Wireless Local Area Network]

77.

Common-mode filtering for converting differential signaling to single-ended signaling

      
Numéro d'application 17654316
Numéro de brevet 11903123
Statut Délivré - en vigueur
Date de dépôt 2022-03-10
Date de la première publication 2024-02-13
Date d'octroi 2024-02-13
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Huang, Shaowu
  • Wu, Dance

Abrégé

An interface in a communications system includes a physical layer transceiver (PHY) for coupling to a wireline channel medium, and for coupling to a functional device via a single-ended cable. The PHY is an integrated circuit (IC) device having first and second differential input/output (I/O) conductors for coupling to the functional device, an impedance element configured to terminate a first one of the differential I/O conductors to a system ground, a second one of the differential I/O conductors being coupled to the single-ended cable, and a common-mode filter coupled to both of the differential I/O conductors. The PHY may further include a printed circuit board (PCB), with the IC device being mounted on the PCB, the first and second differential I/O conductors being signal traces on the PCB. The single-ended cable may be a coaxial cable.

Classes IPC  ?

78.

Circuit and Method for Timestamp Jitter Reduction

      
Numéro d'application 17815635
Statut En instance
Date de dépôt 2022-07-28
Date de la première publication 2024-02-08
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Babitsky, Eliya
  • Noiman, Moran
  • Katz, Adi
  • Yehezkel, Yaakov
  • Halili, Ofer
  • Robinson, Tal

Abrégé

A circuit and corresponding method generate a filtered timestamp. The circuit comprises recursive filter logic. The circuit generates the filtered timestamp from a received timestamp by filtering the received timestamp via the recursive filter logic. The recursive filter logic reduces jitter in the filtered timestamp relative to jitter of the received timestamp. The jitter represents a deviation of the received timestamp from a target (ideal) timestamp. The circuit outputs the filtered timestamp generated. The filtered timestamp is a more accurate representation of the target timestamp, relative to the received timestamp, due to the jitter reduced.

Classes IPC  ?

  • H04L 43/106 - Surveillance active, p.ex. battement de cœur, utilitaire Ping ou trace-route en utilisant des informations liées au temps dans des paquets, p.ex. en ajoutant des horodatages
  • H04L 43/087 - Gigue

79.

SILICON PHOTONICS INTEGRATION CIRCUIT

      
Numéro d'application 17882888
Statut En instance
Date de dépôt 2022-08-08
Date de la première publication 2024-02-08
Propriétaire MARVELL ASIA PTE LTD. (Singapour)
Inventeur(s)
  • Tu, Xiaoguang
  • Kato, Masaki
  • Li, Yu

Abrégé

A silicon photonics integration circuit includes a silicon substrate member; a RX sub-circuit formed in the silicon substrate member including multiple RX-input ports each having a mode size converter configured to receive an incoming light signal into one of multiple waveguides and multiple RX photo detectors coupled respectively to the multiple waveguides; and a TX sub-circuit formed in the silicon substrate member including one or more TX-input ports each having a mode size converter coupled to a first TX photo detector into one input waveguide, one or more 1×2 directional couplers each coupled between the input waveguide and two mod-input waveguides, multiple modulators coupled between respective multiple mod-input waveguides and multiple mod-output waveguides each being coupled to a second TX photo detector into one of multiple output waveguides, and multiple TX-output ports each having a mode size converter coupled to respective one of the multiple output waveguides.

Classes IPC  ?

  • G02B 6/12 - OPTIQUE ÉLÉMENTS, SYSTÈMES OU APPAREILS OPTIQUES - Détails de structure de dispositions comprenant des guides de lumière et d'autres éléments optiques, p.ex. des moyens de couplage du type guide d'ondes optiques du genre à circuit intégré
  • H04B 10/50 - Systèmes de transmission utilisant des ondes électromagnétiques autres que les ondes hertziennes, p.ex. les infrarouges, la lumière visible ou ultraviolette, ou utilisant des radiations corpusculaires, p.ex. les communications quantiques Émetteurs

80.

Mixed-Dimension Order Routing

      
Numéro d'application 18154314
Statut En instance
Date de dépôt 2023-01-13
Date de la première publication 2024-02-08
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Viego, Anthony
  • Featherston, Joseph
  • Shreedhar, Aadeetya

Abrégé

A circuit and corresponding method employ mixed-dimension order routing. The circuit comprises an interconnect, associated with a two-dimensional (2D) coordinate system, and a switch coupled to the interconnect. The switch determines a route path for a flit based on a mixed-dimension order routing method. The flit originates at an origin. The mixed-dimension order routing method employs, based on the origin of the flit, vertical-to-horizontal dimension routing or horizontal-to-vertical dimension routing. The switch routes the flit via the interconnect of the circuit based on the route path determined. The vertical-to-horizontal dimension routing and horizontal-to-vertical dimension routing are relative to the 2D coordinate system. The mixed-dimension order routing method prevents deadlock and congestion that otherwise degrade performance of the circuit.

Classes IPC  ?

  • H04L 49/109 - TRANSMISSION D'INFORMATION NUMÉRIQUE, p.ex. COMMUNICATION TÉLÉGRAPHIQUE Éléments de commutation de paquets caractérisés par la construction de la matrice de commutation intégrés sur micropuce, p.ex. interrupteurs sur puce
  • H04L 47/122 - Prévention de la congestion; Récupération de la congestion en détournant le trafic des entités congestionnées
  • H04L 45/58 - Association de routeurs
  • H04L 49/25 - Routage ou recherche de route dans une matrice de commutation

81.

Optimized path selection for multi-path groups

      
Numéro d'application 18090288
Numéro de brevet 11895015
Statut Délivré - en vigueur
Date de dépôt 2022-10-28
Date de la première publication 2024-02-06
Date d'octroi 2024-02-06
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Budhia, Rupa
  • Matthews, William Brad
  • Agarwal, Puneet

Abrégé

A packet to be forwarded over a computer network to a destination is received. A group of multiple network paths is available to forward to the packet to the destination. One or more path selection factors are determined to be used to identify a specific network load balancing algorithm to select a specific network path from the group of multiple network paths. The one or more path selection factors include at least one path selection factor determined based at least in part on a dynamic state of the computer network or a network node in the computer network. In response to selecting, by the specific network load balancing algorithm, the specific network path from among the group of multiple network paths, the packet is forwarded over the specific network path.

Classes IPC  ?

  • H04L 12/26 - Dispositions de surveillance; Dispositions de test
  • H04L 45/24 - Routes multiples
  • H04L 45/00 - Routage ou recherche de routes de paquets dans les réseaux de commutation de données
  • H04L 45/42 - Routage centralisé

82.

Disk writing mode providing main pole relaxation

      
Numéro d'application 18053470
Numéro de brevet 11894025
Statut Délivré - en vigueur
Date de dépôt 2022-11-08
Date de la première publication 2024-02-06
Date d'octroi 2024-02-06
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Wu, Kai
  • Oberg, Mats
  • Fang, Hao

Abrégé

A method for writing data to a magnetic data storage medium includes detecting whether the duration, before occurrence of a data transition, of data to be written exceeds a predetermined threshold, and, when the duration, before the occurrence of the data transition, of the data to be written exceeds the predetermined threshold, writing the data by applying an initial pulse and then maintaining a steady-state write current for a defined interval, and when the duration, before the occurrence of the data transition, of the data to be written is at most equal to the predetermined threshold, writing the data by applying the initial pulse without applying a steady-state write current before the data transition. The predetermined threshold may be determined by size of a magnetic bubble formed when writing a single bit to the magnetic data storage medium. A subsequent pulse may be applied following the defined interval.

Classes IPC  ?

  • G11B 11/105 - Enregistrement sur, ou reproduction depuis le même support d'enregistrement, dans lesquels, pour ces deux opérations, les procédés ou les moyens sont couverts par différents groupes principaux des groupes ou par différents sous-groupes du groupe ; Supports d'enregistrement correspondants utilisant l'enregistrement par magnétisation ou démagnétisation utilisant un faisceau de lumière ou un champ magnétique pour l'enregistrement et un faisceau de lumière pour la reproduction, p.ex. enregistrement thermomagnétique induit par la lumière ou reproduction par l'effet Kerr
  • G11B 7/00 - Enregistrement ou reproduction par des moyens optiques, p.ex. enregistrement utilisant un faisceau thermique de rayonnement optique, reproduction utilisant un faisceau optique à puissance réduite; Supports d'enregistrement correspondants
  • G11B 5/012 - Enregistrement, reproduction ou effacement sur des disques magnétiques
  • G11B 5/49 - Montages fixes

83.

Circuit and Method for Timestamp Filtering with Input/Output Format Conversion

      
Numéro d'application 17815646
Statut En instance
Date de dépôt 2022-07-28
Date de la première publication 2024-02-01
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Babitsky, Eliya
  • Noiman, Moran
  • Katz, Adi
  • Yehezkel, Yaakov
  • Halili, Ofer
  • Robinson, Tal

Abrégé

A circuit and corresponding method perform timestamp filtering. The circuit comprises input format-conversion logic that converts a received timestamp from an original format to an intermediate format. The circuit further comprises recursive filter logic coupled to the input format-conversion logic. The recursive filter logic generates a filtered timestamp in the intermediate format by filtering the received timestamp in the intermediate format. The circuit further comprises output format-conversion logic coupled to the recursive filter logic. The output format-conversion logic converts the filtered timestamp from the intermediate timestamp format to the original timestamp format and outputs the filtered timestamp in the original timestamp format. Converting the received timestamp into a different format avoids use of complex logic to handle rollover of input values, thereby reducing area and power consumption of the circuit.

Classes IPC  ?

84.

Circuit and Method for Timestamp Filtering with RLS Filter

      
Numéro d'application 17815652
Statut En instance
Date de dépôt 2022-07-28
Date de la première publication 2024-02-01
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Babitsky, Eliya
  • Noiman, Moran
  • Katz, Adi
  • Yehezkel, Yaakov
  • Halili, Ofer
  • Robinson, Tal

Abrégé

A circuit and corresponding method perform timestamp filtering. The circuit comprises recursive filter logic that implements a recursive least-squares (RLS) filter. The circuit (i) generates a filtered timestamp from a received timestamp by filtering the received timestamp via the recursive filter logic. The recursive filter logic applies the RLS filter to a portion of the received timestamp. A number of bits of the portion is less relative to a total number of bits of the received timestamp. The circuit outputs the filtered timestamp generated. Applying the RLS filter to the portion enables the circuit to be more efficient (e.g., smaller adders, fewer flipflops, etc.), thereby reducing area and power consumption of the circuit.

Classes IPC  ?

  • H04L 43/106 - Surveillance active, p.ex. battement de cœur, utilitaire Ping ou trace-route en utilisant des informations liées au temps dans des paquets, p.ex. en ajoutant des horodatages
  • H04L 43/087 - Gigue

85.

PROTOCOL INDEPENDENT PROGRAMMABLE SWITCH (PIPS) FOR SOFTWARE DEFINED DATA CENTER NETWORKS

      
Numéro d'application 18378463
Statut En instance
Date de dépôt 2023-10-10
Date de la première publication 2024-02-01
Propriétaire Marvell Asia PTE, LTD (Singapour)
Inventeur(s)
  • Hutchison, Guy Townsend
  • Gandhi, Sachin Ramesh
  • Daniel, Tsahi
  • Schmidt, Gerald
  • Fishman, Albert
  • White, Martin Leslie
  • Shah, Zubin

Abrégé

A software-defined network (SDN) system, device and method comprise one or more input ports, a programmable parser, a plurality of programmable lookup and decision engines (LDEs), programmable lookup memories, programmable counters, a programmable rewrite block and one or more output ports. The programmability of the parser, LDEs, lookup memories, counters and rewrite block enable a user to customize each microchip within the system to particular packet environments, data analysis needs, packet processing functions, and other functions as desired. Further, the same microchip is able to be reprogrammed for other purposes and/or optimizations dynamically.

Classes IPC  ?

  • H04L 49/109 - TRANSMISSION D'INFORMATION NUMÉRIQUE, p.ex. COMMUNICATION TÉLÉGRAPHIQUE Éléments de commutation de paquets caractérisés par la construction de la matrice de commutation intégrés sur micropuce, p.ex. interrupteurs sur puce
  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
  • H04L 45/64 - Routage ou recherche de routes de paquets dans les réseaux de commutation de données à l'aide d'une couche de routage superposée
  • H04L 45/745 - Recherche de table d'adresses; Filtrage d'adresses
  • H04L 49/1546 - Multi-étages non bloquants, p.ex. Clos en utilisant un fonctionnement en pipeline
  • H04L 69/22 - Analyse syntaxique ou évaluation d’en-têtes
  • H04L 49/00 - TRANSMISSION D'INFORMATION NUMÉRIQUE, p.ex. COMMUNICATION TÉLÉGRAPHIQUE Éléments de commutation de paquets
  • G06F 16/00 - Recherche d’informations; Structures de bases de données à cet effet; Structures de systèmes de fichiers à cet effet
  • H04L 45/74 - Traitement d'adresse pour le routage
  • G06F 40/205 - Analyse syntaxique
  • H04L 67/63 - Ordonnancement ou organisation du service des demandes d'application, p.ex. demandes de transmission de données d'application en utilisant l'analyse et l'optimisation des ressources réseau requises en acheminant une demande de service en fonction du contenu ou du contexte de la demande

86.

Aggregation of frames for transmission in a wireless communication network

      
Numéro d'application 17353144
Numéro de brevet 11889488
Statut Délivré - en vigueur
Date de dépôt 2021-06-21
Date de la première publication 2024-01-30
Date d'octroi 2024-01-30
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Chu, Liwen
  • Zheng, Xiayu
  • Zhang, Hongyuan
  • Lou, Hui-Ling

Abrégé

A first communication device determines that a trigger frame and another frame are to be transmitted to at least a second communication device. The first communication device determines whether the second communication device announced support of aggregation of buffer status report (BSRP) trigger frames with additional frames. In response to the first communication device determining that the second communication device announced support of aggregation of BSRP trigger frames with additional frames, the first communication device generates an aggregate media access control protocol data unit (A-MPDU) to include the BSRP trigger frame and the other frame, and transmits the A-MPDU within a packet. In response to the first communication device determining that the second communication device did not announce support of aggregation of BSRP trigger frames with additional frames, the first communication device transmits a packet having only the BSRP trigger frame.

Classes IPC  ?

  • H04L 5/00 - Dispositions destinées à permettre l'usage multiple de la voie de transmission
  • H04W 72/0453 - Ressources du domaine fréquentiel, p.ex. porteuses dans des AMDF [FDMA]
  • H04W 84/12 - Réseaux locaux sans fil [WLAN Wireless Local Area Network]

87.

METHOD, SYSTEM AND DEVICE OF SERIALIZING AND DE-SERIALIZING THE DELIVERY OF SCAN TEST DATA THROUGH CHIP I/O TO REDUCE THE SCAN TEST DURATION OF AN INTEGRATED CIRCUIT

      
Numéro d'application 17869495
Statut En instance
Date de dépôt 2022-07-20
Date de la première publication 2024-01-25
Propriétaire MARVELL ASIA PTE LTD. (Singapour)
Inventeur(s)
  • Biswas, Sounil
  • Wangoo, Amit
  • Zhong, Zhanwei

Abrégé

An integrated circuit verification system including automatic test equipment (ATE) and a device under test (DUT) having an internal test data de-serializer and test response data serializer. Specifically, the de-serializer of the DUT is able to de-serialize a test pattern or scan test data generated and received from an ATE at a general-purpose I/O pin (or functional pin) of the DUT for testing a circuit under test (CUT) of the DUT and then serialize the response to the test data with the serializer for output back to the ATE via the same or a different general-purpose I/O pin (or functional pin) of the DUT.

Classes IPC  ?

  • G01R 31/3187 - Tests intégrés
  • G06F 13/42 - Protocole de transfert pour bus, p.ex. liaison; Synchronisation

88.

A METHOD OF USING BIT VECTORS TO ALLOW EXPANSION AND COLLAPSE OF HEADER LAYERS WITHIN PACKETS FOR ENABLING FLEXIBLE MODIFICATIONS AND AN APPARATUS THEREOF

      
Numéro d'application 18370821
Statut En instance
Date de dépôt 2023-09-20
Date de la première publication 2024-01-18
Propriétaire Marvell Asia Pte., Ltd. (Singapour)
Inventeur(s)
  • Singh, Chirinjeev
  • Daniel, Tsahi
  • Schmidt, Gerald

Abrégé

Embodiments of the apparatus for modifying packet headers relate to a use of bit vectors to allow expansion and collapse of protocol headers within packets for enabling flexible modification. A rewrite engine expands each protocol header into a generic format and applies various commands to modify the generalized protocol header. The rewrite engine maintains a bit vector for the generalized protocol header with each bit in the bit vector representing a byte of the generalized protocol header. A bit marked as 0 in the bit vector corresponds to an invalid byte, while a bit marked as 1 in the bit vector corresponds to a valid byte. The rewrite engine uses the bit vector to remove all the invalid bytes after all commands have been operated on the generalized protocol header to thereby form a new protocol header.

Classes IPC  ?

  • H04L 69/22 - Analyse syntaxique ou évaluation d’en-têtes
  • H04L 69/04 - Protocoles de compression de données, p.ex. ROHC
  • H04L 49/00 - TRANSMISSION D'INFORMATION NUMÉRIQUE, p.ex. COMMUNICATION TÉLÉGRAPHIQUE Éléments de commutation de paquets
  • H04L 69/08 - Protocoles d’interopérabilité; Conversion de protocole

89.

Optical transceiver with multimode interferometers

      
Numéro d'application 18353084
Statut En instance
Date de dépôt 2023-07-16
Date de la première publication 2024-01-18
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Wang, Yun
  • Cai, Hong
  • Lin, Nathan
  • Lin, Jie

Abrégé

An optical transceiver includes optical circuitry disposed on a substrate and comprising a transmitter and a receiver. The circuitry includes least one multi-mode interferometer (MMI), including a multi-mode waveguide comprising an input face and an output face, the input and output faces being bisected by a longitudinal axis, the multi-mode waveguide having a predefined width transverse to the longitudinal axis. Ports are coupled to respective waveguides and are configured to launch one or more input beams through the input face and receive one or more output beams from the output face. The ports include, on at least one of the faces, two or more ports at respective locations that are offset transversely from the longitudinal axis by at least λ0/300 from respective base transverse displacements that are equal to integer fractions of the width.

Classes IPC  ?

  • H04B 10/40 - Systèmes de transmission utilisant des ondes électromagnétiques autres que les ondes hertziennes, p.ex. les infrarouges, la lumière visible ou ultraviolette, ou utilisant des radiations corpusculaires, p.ex. les communications quantiques Émetteurs-récepteurs
  • H04B 10/11 - Dispositions spécifiques à la transmission en espace libre, c. à d. dans l’air ou le vide
  • G02B 6/293 - Moyens de couplage optique ayant des bus de données, c. à d. plusieurs guides d'ondes interconnectés et assurant un système bidirectionnel par nature en mélangeant et divisant les signaux avec des moyens de sélection de la longueur d'onde

90.

Method and apparatus for determining bit-error rate in a data channel

      
Numéro d'application 17815415
Numéro de brevet 11876532
Statut Délivré - en vigueur
Date de dépôt 2022-07-27
Date de la première publication 2024-01-16
Date d'octroi 2024-01-16
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Chen, Yuanjie
  • Visani, Davide
  • Wu, Min

Abrégé

A method for determining a bit-error rate in data received on high-speed data channel that uses a forward-error-correcting decoder includes receiving at receiver circuitry on the high-speed data channel a received predetermined data pattern, comparing, bit-wise, the received predetermined data pattern to a locally generated copy of the predetermined data pattern to derive output bits representing whether there was an error in a corresponding bit of the received predetermined data pattern, to determine error bits in the received predetermined data pattern, grouping output bits from the comparing into symbols and codewords, and for each codeword for which a count of symbols containing errors exceeds a number of symbols correctable by the forward-error-correcting decoder, counting a total number of bit errors contained in the symbols containing errors, for use in adjusting the receiver circuitry in response to the total number of bit errors.

Classes IPC  ?

  • H03M 13/01 - Hypothèses de base sur la théorie du codage; Limites de codage; Méthodes d'évaluation de la probabilité d'erreur; Modèles de canaux; Simulation ou test des codes
  • H03M 13/11 - Détection d'erreurs ou correction d'erreurs transmises par redondance dans la représentation des données, c.à d. mots de code contenant plus de chiffres que les mots source utilisant un codage par blocs, c.à d. un nombre prédéterminé de bits de contrôle ajouté à un nombre prédéterminé de bits d'information utilisant plusieurs bits de parité
  • H03M 13/15 - Codes cycliques, c. à d. décalages cycliques de mots de code produisant d'autres mots de code, p.ex. codes définis par un générateur polynomial, codes de Bose-Chaudhuri-Hocquenghen [BCH]

91.

Bandwidth indication, negotiation and TXOP protection with multiple channel segments

      
Numéro d'application 17857945
Numéro de brevet 11877274
Statut Délivré - en vigueur
Date de dépôt 2022-07-05
Date de la première publication 2024-01-16
Date d'octroi 2024-01-16
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Chu, Liwen
  • Zhang, Hongyuan
  • Lou, Hui-Ling

Abrégé

A communication device generates a first packet to include a first indication of one or more first frequency subchannels in a first frequency segment that will be utilized to transmit the first packet. The communication device also generates a second packet to include a second indication of one or more second frequency subchannels in a second frequency segment that will be utilized to transmit the second packet. The communication device simultaneously transmits the first packet via the first frequency segment and the second packet via the second frequency segment.

Classes IPC  ?

  • H04W 72/0453 - Ressources du domaine fréquentiel, p.ex. porteuses dans des AMDF [FDMA]
  • H04L 5/00 - Dispositions destinées à permettre l'usage multiple de la voie de transmission
  • H04W 72/23 - Canaux de commande ou signalisation pour la gestion des ressources dans le sens descendant de la liaison sans fil, c. à d. en direction du terminal
  • H04W 74/08 - Accès non planifié, p.ex. accès aléatoire, ALOHA ou accès multiple par détection de porteuse [CSMA Carrier Sense Multiple Access]
  • H04W 84/12 - Réseaux locaux sans fil [WLAN Wireless Local Area Network]
  • H04L 1/1607 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue en utilisant un canal de retour dans lesquelles le canal de retour transporte des signaux de contrôle, p.ex. répétition de signaux de demande - Détails du signal de contrôle
  • H04L 69/22 - Analyse syntaxique ou évaluation d’en-têtes
  • H04L 101/622 - Adresses de couche 2, p.ex. adresses de contrôle d'accès au support [MAC]

92.

BLOCK ACKNOWLEDGMENT OPERATION

      
Numéro d'application 18237785
Statut En instance
Date de dépôt 2023-08-24
Date de la première publication 2024-01-11
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Chu, Liwen
  • Ho, Ken Kinwah
  • Zhang, Hongyuan
  • Lou, Hui-Ling

Abrégé

A first communication device transmits first bitmap length capability information for the first communication device regarding block acknowledgment procedures, and receives second bitmap length capability information for a second communication device regarding block acknowledgment procedures. The first communication device performs a block acknowledgment procedure, including setting a block acknowledgment transmission window size for the block acknowledgment procedure based on the second bitmap length capability information for the second communication device, and a determination of whether a block acknowledgement frame used in the block acknowledgment procedure is a compressed block acknowledgement (C-BA) frame or a multi-station (multi-STA) block acknowledgement frame.

Classes IPC  ?

  • H04L 1/1607 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue en utilisant un canal de retour dans lesquelles le canal de retour transporte des signaux de contrôle, p.ex. répétition de signaux de demande - Détails du signal de contrôle
  • H04L 1/1829 - Dispositions spécialement adaptées au point de réception
  • H04L 1/1867 - Dispositions spécialement adaptées au point d’émission
  • H04B 7/26 - Systèmes de transmission radio, c. à d. utilisant un champ de rayonnement pour communication entre plusieurs postes dont au moins un est mobile
  • H04L 5/00 - Dispositions destinées à permettre l'usage multiple de la voie de transmission

93.

INTEGRATED CIRCUIT DEVICE EXPOSED DIE PACKAGE STRUCTURE WITH ADHESIVE

      
Numéro d'application 18348041
Statut En instance
Date de dépôt 2023-07-06
Date de la première publication 2024-01-11
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s) Chee, Choong Kooi

Abrégé

An integrated circuit (IC) device package includes a structure having a base and walls extending from the base, at least one IC die mounted to the base within the walls, each die having a top surface parallel to the base and having a thickness extending along an axis, perpendicular to the top surface, at most equal to a height of the walls, a thermally conductive heat spreader extending parallel to the base above the die and the walls, and an interface layer including an adhesive layer portion disposed between the walls and the heat spreader to adhere the heat spreader to the walls, and a thermal interface material (TIM) layer portion coplanar with, and laterally displaced from, the adhesive layer portion, the TIM layer portion being disposed in thermally conductive relationship between the heat spreader and each respective die, to dissipate heat from each respective die to the heat spreader.

Classes IPC  ?

  • H01L 23/373 - Refroidissement facilité par l'emploi de matériaux particuliers pour le dispositif
  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/31 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par leur disposition
  • H01L 23/367 - Refroidissement facilité par la forme du dispositif

94.

System and methods for latency reduction for fuse reload post reset

      
Numéro d'application 17086371
Numéro de brevet 11868475
Statut Délivré - en vigueur
Date de dépôt 2020-10-31
Date de la première publication 2024-01-09
Date d'octroi 2024-01-09
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Sundararaman, Ramacharan
  • Miyar, Nithyananda
  • Kovac, Martin
  • Sodani, Avinash
  • Shivaraj, Raghuveer

Abrégé

A new approach is proposed that contemplates systems and methods to support post reset fuse reload for latency reduction. First, values of fuses are read once and stored into one or more load registers on an electronic device, wherein the load registers are protected. Once the values of the fuse are loaded into the load registers, a valid indicator of the load registers is set indicating that the values have been successfully loaded into the load registers. When other components of the electronic device need to access these values, the other components will check the load registers first. If it is determined that the valid indicator of the load registers is set, the stored values are read from the load registers instead of from the fuses. If the valid indicator of the load registers is not set, the values are loaded again from the fuses into the load registers.

Classes IPC  ?

  • G06F 21/57 - Certification ou préservation de plates-formes informatiques fiables, p.ex. démarrages ou arrêts sécurisés, suivis de version, contrôles de logiciel système, mises à jour sécurisées ou évaluation de vulnérabilité
  • G06F 9/4401 - Amorçage

95.

Frequency division multiple access (FDMA) support for wakeup radio (WUR) operation

      
Numéro d'application 17991494
Numéro de brevet 11871348
Statut Délivré - en vigueur
Date de dépôt 2022-11-21
Date de la première publication 2024-01-09
Date d'octroi 2024-01-09
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Chu, Liwen
  • Cao, Rui
  • Zhang, Hongyuan
  • Lou, Hui-Ling

Abrégé

A wireless network interface of a first client station negotiates with an access point a first component channel of an operating channel via which the first client station is to receive wakeup frames from the access point. A wakeup radio of the first client station receives a wakeup packet from the access point. The wakeup packet spans the operating channel, which comprises at least four component channels, and one or more of the component channels within the operating channel are punctured so that the access point does not transmit the wakeup packet in the one or more component channels that are punctured. The wakeup packet includes a first wakeup frame for the first client station in the first component channel and one or more respective second wakeup frames for one or more second client stations in one or more respective second component channels.

Classes IPC  ?

  • H04W 52/02 - Dispositions d'économie de puissance
  • H04W 84/12 - Réseaux locaux sans fil [WLAN Wireless Local Area Network]

96.

Network device using cache techniques to process control signals

      
Numéro d'application 17698196
Numéro de brevet 11868282
Statut Délivré - en vigueur
Date de dépôt 2022-03-18
Date de la première publication 2024-01-09
Date d'octroi 2024-01-09
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Sonksen, Bradley
  • Nitza, Paul

Abrégé

A network controller for coupling a host device to a data network, in accordance with network command blocks initiated in a request queue in the host device, includes a channel interface configured to couple to the data network, where the channel interface includes memory configured to store the network command blocks and processing circuitry configured to execute the network command blocks to move data between the host device and the data network, and a host interface configured to couple the network controller to the host device, and to move the network command blocks from the request queue in the host device to the memory using cache operations, including fetching one of the network command blocks from the request queue upon receipt from the host device of a message advising that a request queue location has changed.

Classes IPC  ?

  • G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
  • G06F 12/0831 - Protocoles de cohérence de mémoire cache à l’aide d’un schéma de bus, p.ex. avec moyen de contrôle ou de surveillance

97.

Systems and methods for introducing time diversity in Wifi transmissions

      
Numéro d'application 17536381
Numéro de brevet 11870579
Statut Délivré - en vigueur
Date de dépôt 2021-11-29
Date de la première publication 2024-01-09
Date d'octroi 2024-01-09
Propriétaire Marvell Asia Pte, Ltd. (Singapour)
Inventeur(s)
  • Sun, Yakun
  • Zhang, Hongyuan
  • Chu, Liwen
  • Lou, Hui-Ling

Abrégé

Systems and methods are provided for introducing time diversity in a transmitter. The systems and methods may include receiving, at the transmitter, a request from a receiver to retransmit data. The systems and methods may further include receiving an input of data corresponding to the data requested for retransmission at a first transmitter block. The systems and methods may further include operating on the signals using the first transmitter block in at least one of a first mode and a second mode, such that an output of signals from the first transmitter block is dependent on a time-varying function and corresponds to the data requested by the receiver for retransmission.

Classes IPC  ?

  • H04L 1/00 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue
  • H04L 1/1867 - Dispositions spécialement adaptées au point d’émission
  • H04L 1/1825 - Adaptation de paramètres spécifiques de protocoles ARQ en fonction des conditions de transmission
  • H04L 1/08 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue par émission répétée, p.ex. système Verdan
  • H04B 7/06 - Systèmes de diversité; Systèmes à plusieurs antennes, c. à d. émission ou réception utilisant plusieurs antennes utilisant plusieurs antennes indépendantes espacées à la station d'émission

98.

PHYSICAL LAYER FRAME FORMAT FOR WLAN

      
Numéro d'application 18244792
Statut En instance
Date de dépôt 2023-09-11
Date de la première publication 2023-12-28
Propriétaire Marvell Asia Pte Ltd (Singapour)
Inventeur(s)
  • Zhang, Hongyuan
  • Lou, Hui-Ling
  • Nabar, Rohit U.
  • Srinivasa, Sudhir
  • Yu, Mao
  • Banerjea, Raja

Abrégé

A preamble of physical layer (PHY) data unit includes a first legacy portion and a first non-legacy portion that follows the first legacy portion. The first non-legacy portion includes i) a first orthogonal frequency division multiplexing (OFDM) symbol that immediately follows the first legacy portion and that is modulated using binary phase shift keying (BPSK), and ii) a second OFDM symbol that immediately follows the first OFDM symbol and that is modulated using BPSK modulation rotated by 90 degrees (Q-BPSK). The modulation of the first and second OFDM symbols indicates to a receiver device that conforms to a first communication protocol that the data unit conforms to the first communication protocol. The first OFDM symbol being modulated using BPSK modulation causes a receiver device that conforms to a second communication protocol to determine that the PHY data unit conforms to a third communication protocol.

Classes IPC  ?

  • H04L 1/00 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue
  • H04L 27/26 - Systèmes utilisant des codes à fréquences multiples
  • H04L 69/18 - Gestionnaires multi-protocoles, p.ex. dispositifs uniques capables de gérer plusieurs protocoles
  • H04W 28/06 - Optimisation, p.ex. compression de l'en-tête, calibrage des informations

99.

COMMUNICATION DEVICE WITH INTERLEAVED ENCODING FOR FEC ENCODED DATA STREAMS

      
Numéro d'application 18244880
Statut En instance
Date de dépôt 2023-09-11
Date de la première publication 2023-12-28
Propriétaire Marvell Asia Pte Ltd. (Singapour)
Inventeur(s)
  • Smith, Benjamin P.
  • Shvydun, Volodymyr
  • Riani, Jamal
  • Lyubomirsky, Ilya

Abrégé

A communication device includes a convolutional interleaver and an encoder. The convolutional interleaver is configured to receive blocks of data defining symbol blocks that are encoded using a block code to correct an error in a block of data and to interleave the symbol blocks into a stream of interleaved symbol blocks. The encoder is configured to encode a set of symbol blocks among the interleaved symbol blocks with an error-correcting code to correct single bit errors in the set of symbol blocks. The error-correcting code is configured to generate an error-correcting block and to add the error-correcting block to the set of interleaved symbol blocks.

Classes IPC  ?

  • H03M 13/27 - Codage, décodage ou conversion de code pour détecter ou corriger des erreurs; Hypothèses de base sur la théorie du codage; Limites de codage; Méthodes d'évaluation de la probabilité d'erreur; Modèles de canaux; Simulation ou test des codes utilisant des techniques d'entrelaçage
  • H03M 13/15 - Codes cycliques, c. à d. décalages cycliques de mots de code produisant d'autres mots de code, p.ex. codes définis par un générateur polynomial, codes de Bose-Chaudhuri-Hocquenghen [BCH]

100.

Lossless integer compression scheme

      
Numéro d'application 17197268
Numéro de brevet 11854235
Statut Délivré - en vigueur
Date de dépôt 2021-03-10
Date de la première publication 2023-12-26
Date d'octroi 2023-12-26
Propriétaire Marvell Asia Pte, Ltd. (Singapour)
Inventeur(s) Lu, Tao

Abrégé

Decompressing a compressed image to obtain a decompressed image includes receiving, in a compressed stream, compressed pixel values of the compressed image; decompressing, from the compressed stream, a first compressed pixel value of the compressed pixel values using a lossy floating-point decompression scheme to obtain a floating-point pixel value; rounding the floating-point pixel value to a nearest integer to obtain a pixel value of the decompressed image; and displaying or storing the decompressed image.

Classes IPC  ?

  • G06K 9/36 - Prétraitement de l'image, c. à d. traitement de l'information image sans se préoccuper de l'identité de l'image
  • G06T 9/00 - Codage d'image
  • H03M 7/30 - Compression; Expansion; Elimination de données inutiles, p.ex. réduction de redondance
  • G06T 3/40 - Changement d'échelle d'une image entière ou d'une partie d'image
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