Sandisk Technologies LLC

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        États-Unis 4 827
        International 857
Date
Nouveautés (dernières 4 semaines) 36
2024 avril (MACJ) 19
2024 mars 38
2024 février 25
2024 janvier 15
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Classe IPC
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS 1 155
H01L 27/11582 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. canaux en forme de U 875
G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention 866
G11C 16/10 - Circuits de programmation ou d'entrée de données 662
H01L 27/11556 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U 653
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Statut
En Instance 333
Enregistré / En vigueur 5 351
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1.

ROTATABLE TEM GRID HOLDER FOR IMPROVED FIB THINNING PROCESS

      
Numéro d'application 18222280
Statut En instance
Date de dépôt 2023-07-14
Date de la première publication 2024-04-18
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Zhu, Xiaochen
  • Lay, Norman
  • De La Rama, Lito
  • Yeh, Jimmy

Abrégé

A rotatable transmission electron microscope (TEM) grid holder includes first and second legs orthogonally positioned with respect to each other. Each clamp holder leg is configured to be received within a hole in a main stage supporting the rotatable TEM grid holder. When the first leg of the clamp holder is affixed within the main stage, the sample has a first orientation with respect to the FIB, and when second leg of the clamp holder is affixed within the main stage, the sample has a second orientation with respect to the FIB, rotated 90° relative to the first orientation. The sample may be rotated back and forth between the first and second orientations multiple times as needed to produce a sample which may be clearly imaged by the TEM system, substantially free of curtaining effects.

Classes IPC  ?

  • H01J 37/20 - Moyens de support ou de mise en position de l'objet ou du matériau; Moyens de réglage de diaphragmes ou de lentilles associées au support

2.

PROGRAM PULSE DURATION INCREASE FOR NAND PROGRAM FAILURE

      
Numéro d'application 18356760
Statut En instance
Date de dépôt 2023-07-21
Date de la première publication 2024-04-18
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Zainuddin, Abu Naser
  • Amin, Parth
  • Zhu, Xiaochen
  • Yuan, Jiahui
  • Khandelwal, Anubhav
  • Shanthakumar, Vishwanath Basavaegowda

Abrégé

Technology is disclosed herein in which a duration of a program pulse used to program non-volatile memory cells such as NAND may be increased responsive to a programming failure using a shorter duration program pulse. The duration of at least one program pulse may be increased for at least one group of memory cells in response to a failure to program a group using a default program pulse duration. The group that experiences the increased duration program pulse may be the same group for which the program operation failed using the shorter program pulse or may be a different group than the group for which the program operation failed using the shorter program pulse.

Classes IPC  ?

  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/16 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement pour effacer des blocs, p.ex. des réseaux, des mots, des groupes
  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention

3.

NON-VOLATILE MEMORY WITH OVERDRIVE VOLTAGE ZONING TO COMPENSATE FOR REDUCED MARGINS

      
Numéro d'application 18351179
Statut En instance
Date de dépôt 2023-07-12
Date de la première publication 2024-04-18
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Wang, Peng
  • Wan, Zhenni
  • Li, Jia
  • Liu, Yihang
  • Lei, Bo

Abrégé

During a read operation for memory cells connected a selected word line, a memory system adjusts the overdrive voltage applied to word lines adjacent the selected word line in order to compensate for margin degradation between the erased data state and the lowest programmed data state.

Classes IPC  ?

  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/26 - Circuits de détection ou de lecture; Circuits de sortie de données

4.

SEMICONDUCTOR WAFER CONFIGURED FOR SINGLE TOUCH-DOWN TESTING

      
Numéro d'application 18221803
Statut En instance
Date de dépôt 2023-07-13
Date de la première publication 2024-04-18
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Miwa, Toru
  • Murai, Takashi
  • Ogawa, Hiroyuki
  • Kuliyampattil, Nisha Padattil

Abrégé

A semiconductor wafer includes pairs of semiconductor dies having test pads which are electrically coupled to each other to enable testing of pairs of semiconductor dies together at the same time. In this way, even wafers having large numbers of semiconductor dies can be tested with a semiconductor test assembly in a single touch-down test process.

Classes IPC  ?

  • H01L 21/66 - Test ou mesure durant la fabrication ou le traitement
  • G01R 1/073 - Sondes multiples
  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

5.

SEMICONDUCTOR WAFER CONFIGURED FOR SINGLE TOUCH-DOWN TESTING

      
Numéro d'application 18221824
Statut En instance
Date de dépôt 2023-07-13
Date de la première publication 2024-04-18
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Miwa, Toru
  • Murai, Takashi
  • Ogawa, Hiroyuki
  • Kuliyampattil, Nisha Padattil

Abrégé

A semiconductor wafer includes pairs of semiconductor dies having test pads which are electrically coupled to each other to enable testing of pairs of semiconductor dies together at the same time. In this way, even wafers having large numbers of semiconductor dies can be tested with a semiconductor test assembly in a single touch-down test process.

Classes IPC  ?

  • G01R 31/28 - Test de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
  • G01R 1/073 - Sondes multiples
  • H01L 21/66 - Test ou mesure durant la fabrication ou le traitement
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe

6.

THREE-DIMENSIONAL MEMORY DEVICE CONTAINING SELF-ALIGNED FERROELECTRIC MEMORY ELEMENTS AND METHOD OF MAKING THE SAME

      
Numéro d'application 18233628
Statut En instance
Date de dépôt 2023-08-14
Date de la première publication 2024-04-18
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Sondhi, Kartik
  • Makala, Raghuveer S.
  • Rajashekhar, Adarsh
  • Sharangpani, Rahul
  • Zhou, Fei

Abrégé

A semiconductor memory device includes an alternating stack of insulating layers and electrically conductive layers, a memory opening vertically extending through the alternating stack, and a memory opening fill structure located in the memory opening and including a vertical semiconductor channel and a vertical stack of discrete ferroelectric material portions located at levels of the electrically conductive layers. The discrete ferroelectric material portions protrude inward into the memory opening relative to vertical sidewalls of the insulating layers.

Classes IPC  ?

  • H10B 51/20 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur
  • H10B 51/10 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par la configuration vue du dessus
  • H10B 51/40 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par la région de circuit périphérique

7.

SEMICONDUCTOR WAFER CONFIGURED FOR SINGLE TOUCH-DOWN TESTING

      
Numéro d'application 18221797
Statut En instance
Date de dépôt 2023-07-13
Date de la première publication 2024-04-18
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Miwa, Toru
  • Murai, Takashi
  • Ogawa, Hiroyuki

Abrégé

A semiconductor wafer includes pairs of semiconductor dies having test pads which are electrically coupled to each other to enable testing of pairs of semiconductor dies together at the same time. In this way, even wafers having large numbers of semiconductor dies can be tested with a semiconductor test assembly in a single touch-down test process.

Classes IPC  ?

  • H01L 21/66 - Test ou mesure durant la fabrication ou le traitement

8.

THREE-DIMENSIONAL MEMORY DEVICE INCLUDING LATERALLY SEPARATED SOURCE LINES AND METHOD OF MAKING THE SAME

      
Numéro d'application 18350573
Statut En instance
Date de dépôt 2023-07-11
Date de la première publication 2024-04-18
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Higashitani, Masaaki
  • Kai, James
  • Alsmeier, Johann

Abrégé

A memory device includes a first memory block containing first word lines and a first source layer segment, and a second memory block containing second word lines and a second source layer segment which is electrically isolated from the first source layer segment. The first word lines in the first memory block are electrically connected to the respective second word lines in the second memory block.

Classes IPC  ?

  • G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
  • H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p.ex. NON-ET
  • H10B 41/40 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région de circuit périphérique
  • H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
  • H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
  • H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique

9.

MULTI-TIER MEMORY DEVICE WITH DIFFERENT WIDTH CENTRAL STAIRCASE REGIONS IN DIFFERENT VERTICAL TIERS AND METHODS FOR FORMING THE SAME

      
Numéro d'application 18347858
Statut En instance
Date de dépôt 2023-07-06
Date de la première publication 2024-04-11
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Tokita, Hirofumi
  • Sai, Akihisa

Abrégé

A memory device includes alternating stacks of insulating layers and electrically conductive layers that are laterally spaced apart from each other along a second horizontal direction, laterally extend along the first horizontal direction through an inter-array region, a first memory array region and a second memory array region that is laterally spaced apart along the first horizontal direction from the memory array region by the inter-array region. Each electrically conductive layer within the alternating stacks has a respective bridge region having a respective strip width along the second horizontal direction within the inter-array region, and the strip width of a topmost electrically conductive layer in a first-tier alternating stack is smaller than the strip width of a topmost electrically conductive layer in a second-tier alternating stack which overlies the first-tier alternating stack.

Classes IPC  ?

  • H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U

10.

MULTI-TIER MEMORY DEVICE WITH DIFFERENT WIDTH CENTRAL STAIRCASE REGIONS IN DIFFERENT VERTICAL TIERS AND METHODS FOR FORMING THE SAME

      
Numéro d'application US2023075153
Numéro de publication 2024/076851
Statut Délivré - en vigueur
Date de dépôt 2023-09-26
Date de publication 2024-04-11
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Tokita, Hirofumi
  • Sai, Akihisa

Abrégé

A memory device includes alternating stacks of insulating layers and electrically conductive layers that are laterally spaced apart from each other along a second horizontal direction, laterally extend along the first horizontal direction through an inter-array region, a first memory array region and a second memory array region that is laterally spaced apart along the first horizontal direction from the memory array region by the inter-array region. Each electrically conductive layer within the alternating stacks has a respective bridge region having a respective strip width along the second horizontal direction within the inter-array region, and the strip width of a topmost electrically conductive layer in a first-tier alternating stack is smaller than the strip width of a topmost electrically conductive layer in a second-tier alternating stack which overlies the first-tier alternating stack.

Classes IPC  ?

  • H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
  • H10B 43/50 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région limite entre la région noyau et la région de circuit périphérique
  • H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus

11.

THREE-DIMENSIONAL MEMORY DEVICE CONTAINING DISCRETE CHARGE STORAGE ELEMENTS AND METHODS FOR FORMING THE SAME

      
Numéro d'application 18348702
Statut En instance
Date de dépôt 2023-07-07
Date de la première publication 2024-04-11
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Rajashekhar, Adarsh
  • Makala, Raghuveer S.
  • Zhou, Fei
  • Sharangpani, Rahul
  • Sondhi, Kartik

Abrégé

A memory device includes an alternating stack of insulating layers and electrically conductive layers, a memory opening vertically extending through the alternating stack and having a lateral undulation in a vertical cross-sectional profile such that the memory opening laterally protrudes outward at levels of the electrically conductive layers, and a memory opening fill structure located in the memory opening and including a vertical stack of blocking dielectric material portions located at the levels of the electrically conductive layers, a vertical stack of discrete memory elements located at the levels of the electrically conductive layers and including a respective contoured charge storage material portion, a tunneling dielectric layer overlying the contoured inner sidewalls of the tubular charge storage material portion, and a vertical semiconductor channel.

Classes IPC  ?

  • H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p.ex. NON-ET
  • H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET

12.

METHOD OF MAKING A THREE-DIMENSIONAL MEMORY DEVICE USING DUAL WATER VAPOR FLOW OXIDATION AND APPARATUS FOR PERFORMING THE SAME

      
Numéro d'application 18348727
Statut En instance
Date de dépôt 2023-07-07
Date de la première publication 2024-04-11
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Hashimoto, Hiraku
  • Takii, Eisuke
  • Koyama, Shin

Abrégé

A method includes forming a first portion of a layer over a substrate by flowing a reactant gas past the substrate in a first direction, and forming a second portion of the layer on the first portion of the layer by flowing the reactant gas past the substrate in a second direction different from the first direction.

Classes IPC  ?

  • H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H01L 21/673 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitement; Appareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants utilisant des supports spécialement adaptés
  • H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p.ex. NON-ET
  • H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET

13.

GATE-INDUCED DRAIN LEAKAGE PRE-CHARGE IN SUB-BLOCK MODE FOR THREE OR MORE TIER NON-VOLATILE MEMORY STRUCTURE

      
Numéro d'application 17956409
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Zhang, Peng
  • Zhang, Yanli

Abrégé

An apparatus includes memory cells connected to word lines and disposed in strings each defining a channel and coupled to bit lines and a source line. The memory cells are configured to retain a threshold voltage corresponding to data states. A control means is configured to apply programming pulses followed by verification pulses of program verify voltages associated with the data states to the word lines during a program operation. The control means ramps a selected word line voltage applied to the word lines from one of the program verify voltages to approximately zero while ramping voltages applied to the bit lines and the source line to a high supply voltage during a pre-charge operation. The control means ramps an assist voltage applied to a pre-charge assist portion of the memory apparatus to generate gate-induced drain leakage current in the strings and pre-charge the channel during the pre-charge operation.

Classes IPC  ?

  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/24 - Circuits de commande de lignes de bits
  • G11C 16/28 - Circuits de détection ou de lecture; Circuits de sortie de données utilisant des cellules de détection différentielle ou des cellules de référence, p.ex. des cellules factices

14.

NON-VOLATILE MEMORY WITH REDUCED WORD LINE SWITCH AREA

      
Numéro d'application 17957424
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Mizutani, Yuki
  • Yoshizawa, Kazutaka
  • Shishido, Kiyokazu
  • Fujikura, Eiichi

Abrégé

A three dimensional non-volatile memory structure includes word lines connected to non-volatile memory cells arranged in blocks. A plurality of word line switches are connected to the word lines and one or more sources of voltage. The word line switches are arranged in groups of X word line switches such that each group of X word line switches is positioned in a line under Y blocks of non-volatile memory cells and has a length that is equal to the width of the Y blocks of non-volatile memory cells. To allow closer placement of word line switches that supply different blocks and support the possible large voltage differences between their transistors, word line switches supplying different blocks are formed over a single active region and separated by an intermediate control gate set to be off.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

15.

ERASE METHOD FOR NON-VOLATILE MEMORY WITH MULTIPLE TIERS

      
Numéro d'application US2023025270
Numéro de publication 2024/072497
Statut Délivré - en vigueur
Date de dépôt 2023-06-14
Date de publication 2024-04-04
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Yang, Xiang
  • Higashitani, Masaaki
  • Prakash, Abhijith
  • Zhao, Dengtao

Abrégé

A non-volatile memory system comprises a plurality of non-volatile memory cells divided into three or more tiers. The memory cells can be programmed, erased and read. In order to achieve uniform erase speed for the three or more tiers, the erase process comprises applying a larger voltage bias to control gates of non-volatile memory cells in the outer tiers than the voltage bias applied to control gates of non-volatile memory cells in one or more inner tiers.

Classes IPC  ?

  • G11C 16/14 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement
  • G11C 16/30 - Circuits d'alimentation
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS

16.

NON-VOLATILE MEMORY WITH DIFFERENT WORD LINE TO WORD LINE PITCHES

      
Numéro d'application US2023025580
Numéro de publication 2024/072503
Statut Délivré - en vigueur
Date de dépôt 2023-06-16
Date de publication 2024-04-04
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Yang, Xiang
  • Cao, Wei
  • Guo, Jiacen

Abrégé

In a multi-tiered non-volatile memory structure that can perform operations on sub-blocks, performance of the different tiers/sub-blocks is made consistent by using different word line to word line pitches in the different tiers/sub-blocks.

Classes IPC  ?

  • H10B 43/50 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région limite entre la région noyau et la région de circuit périphérique
  • H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
  • H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus

17.

NON-VOLATILE MEMORY WITH DIFFERENT WORD LINE TO WORD LINE PITCHES

      
Numéro d'application 17955878
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Yang, Xiang
  • Cao, Wei
  • Guo, Jiacen

Abrégé

In a multi-tiered non-volatile memory structure that can perform operations on sub-blocks, performance of the different tiers/sub-blocks is made consistent by using different word line to word line pitches in the different tiers/sub-blocks.

Classes IPC  ?

  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/24 - Circuits de commande de lignes de bits

18.

HIGH PERFORMANCE VERIFY TECHNIQUES IN A MEMORY DEVICE

      
Numéro d'application 17957606
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Yang, Xiang
  • Cao, Wei
  • Dutta, Deepanshu

Abrégé

The memory device includes at least one memory block with a plurality of memory cells arranged in a plurality of word lines. The memory device includes control circuitry that is configured to program the memory cells of the at least one memory block in a plurality of program loops. The control circuitry is further configured to receive a command to write user data to the memory device. On at least a portion of a selected word line of the plurality of word lines, the control circuitry is configured to perform a smart verify operation to acquire a smart verify programming voltage. After the smart verify programming voltage is acquired, in a plurality of program loops, the control circuitry is configured to program the memory cells of the selected word line to include the user data and data that corresponds to the smart verify programming voltage.

Classes IPC  ?

  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/10 - Circuits de programmation ou d'entrée de données

19.

THREE-DIMENSIONAL MEMORY DEVICE CONTAINING MEMORY OPENING MONITORING AREA AND METHODS OF MAKING THE SAME

      
Numéro d'application US2023025552
Numéro de publication 2024/072502
Statut Délivré - en vigueur
Date de dépôt 2023-06-16
Date de publication 2024-04-04
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Ogawa, Hiroyuki
  • Miyamoto, Masato
  • Shigemura, Keisuke

Abrégé

A method of forming a three-dimensional semiconductor device includes forming an alternating stack of insulating layers and spacer material layers over a substrate, forming memory openings formed in the memory array region and monitor openings formed in a monitor region though the alternating stack, forming memory opening fill structures in the memory openings, forming monitor opening fill structures by depositing a monitor opening fill material in the monitor openings, recessing first portions of the alternating stack in a contact region and second portions of the alternating stack in the monitor region, and determining at least one characteristic of the recessed surfaces of the monitor opening fill structures. At least one characteristic of the memory openings or memory opening fill structures may be determined based on the determining at least one characteristic of the recessed surfaces of the monitor opening fill structures.

Classes IPC  ?

  • H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H10B 41/50 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région limite entre la région noyau et la région de circuit périphérique
  • H10B 43/50 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région limite entre la région noyau et la région de circuit périphérique
  • H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
  • H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus

20.

THREE-DIMENSIONAL MEMORY DEVICE WITH SOURCE LINE ISOLATION AND METHOD OF MAKING THE SAME

      
Numéro d'application 17934685
Statut En instance
Date de dépôt 2022-09-23
Date de la première publication 2024-03-28
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Said, Ramy Nashed Bassely
  • Yuan, Jiahui
  • De La Rama, Lito

Abrégé

A memory device includes a horizontal source layer which is laterally separated into laterally isolated portions located in adjacent memory blocks by a dielectric backside trench fill structure or a source isolation dielectric structure.

Classes IPC  ?

  • H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p.ex. structures d'interconnexions enterrées
  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,
  • H01L 27/11529 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par la région de circuit périphérique de régions de mémoire comprenant des transistors de sélection de cellules, p.ex. NON-ET
  • H01L 27/11556 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H01L 27/11573 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la région de circuit périphérique
  • H01L 27/11582 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. canaux en forme de U

21.

NON-VOLATILE MEMORY WITH SUB-PLANES HAVING INDIVIDUALLY BIASABLE SOURCE LINES

      
Numéro d'application 17952857
Statut En instance
Date de dépôt 2022-09-26
Date de la première publication 2024-03-28
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Said, Ramy Nashed Bassely
  • Yuan, Jiahui
  • De La Rama, Lito

Abrégé

To reduce data disturbs and lower current requirements of a 3D NAND memory die, a multi-block plane of non-volatile memory cells has its source line separated into multiple source line regions by introduction of isolation trenches. The plane structure for the NAND memory is maintained, but is broken into multi-block sub-planes, each with an independently biasable source line.

Classes IPC  ?

  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/14 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement
  • G11C 16/26 - Circuits de détection ou de lecture; Circuits de sortie de données

22.

BIT LINE MODULATION TO COMPENSATE FOR CELL SOURCE VARIATION

      
Numéro d'application 17954489
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2024-03-28
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Amarnath, Anirudh
  • Suresh, Aravind
  • Prakash, Abhijith

Abrégé

Systems and methods for bit line modulation to compensate for cell source variation are disclosed. For example, a method for reading data from non-volatile storage comprising determining a first bit line level based on a first programmed data state that is being sensed and determining a second bit line level based on a second programmed data state that is being sensed. As another example, a storage device comprising a first bit line driver configured to generate a first bit line level for a first set of bit lines corresponding to a first set of memory strings based on a first cell source level associated with the first set of memory strings a second bit line driver configured to generate a second bit line level for a second set of bit lines corresponding to a second set of memory strings based on a second cell source level associated with the second set of memory strings.

Classes IPC  ?

  • G11C 16/26 - Circuits de détection ou de lecture; Circuits de sortie de données
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/24 - Circuits de commande de lignes de bits

23.

PREVENTING ERASE DISTURB IN NAND

      
Numéro d'application 17954937
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2024-03-28
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Zhang, Yanli
  • Kai, James K.
  • Alsmeier, Johann

Abrégé

Technology is disclosed herein for preventing erase disturb in NAND. Erase voltages are applied to a source line and bit lines associated with selected memory cells, while applying an erase enable voltage to word lines connected to the selected cells. Preventing erase disturb may include raising the channel potential of unselected memory cells to a source line voltage that has a sufficiently low magnitude to not erase the unselected cells given a voltage on word lines connected to the unselected cells. The unselected cells share bit lines with the selected cells and may also share word lines. Preventing erase disturb may also include applying voltages to the select transistors that prevent the erase voltage from passing from the shared bit lines to the channels of the unselected cells. The voltages decrease from the bit lines to the unselected memory cells and may prevent GIDL generation. Current consumption is kept low.

Classes IPC  ?

  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/14 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement
  • G11C 16/24 - Circuits de commande de lignes de bits

24.

NON-VOLATILE MEMORY WITH PROGRAMMABLE RESISTANCE NON-DATA WORD LINE

      
Numéro d'application 17955018
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2024-03-28
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Razzak, Towhidur
  • Kumar, Ravi
  • Zainuddin, Abu Naser
  • Yuan, Jiahui

Abrégé

In order to lower the peak and average current through the channel (thereby lowering peak and average power consumption) during program-verify, which exhibits a word line dependency, the inventors propose to program dummy memory cells connected to a dummy word line before programming data memory cells connected to a data word line. The additional resistance in the NAND string introduced by the preprogrammed dummy memory cells will cause the peak current, and power consumption, to be lower. To address the word line dependency, the dummy memory cells connected to the dummy word line can be programmed to different threshold voltages based on which data word line is to be programmed. Thus, prior to programming data non-volatile memory cells connected to a particular data word line, the dummy memory cells are programmed to a threshold voltage that is chosen based on the position of the particular data word line.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

25.

THREE-DIMENSIONAL MEMORY DEVICE WITH SOURCE LINE ISOLATION AND METHOD OF MAKING THE SAME

      
Numéro d'application 17934676
Statut En instance
Date de dépôt 2022-09-23
Date de la première publication 2024-03-28
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Said, Ramy Nashed Bassely
  • Yuan, Jiahui
  • De La Rama, Lito

Abrégé

A memory device includes a horizontal source layer which is laterally separated into laterally isolated portions located in adjacent memory blocks by a dielectric backside trench fill structure or a source isolation dielectric structure.

Classes IPC  ?

  • H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p.ex. structures d'interconnexions enterrées
  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,
  • H01L 27/11529 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par la région de circuit périphérique de régions de mémoire comprenant des transistors de sélection de cellules, p.ex. NON-ET
  • H01L 27/11556 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H01L 27/11573 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la région de circuit périphérique
  • H01L 27/11582 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. canaux en forme de U

26.

THREE-DIMENSIONAL MEMORY DEVICE CONTAINING MEMORY OPENING MONITORING AREA AND METHODS OF MAKING THE SAME

      
Numéro d'application 17936012
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2024-03-28
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Ogawa, Hiroyuki
  • Miyamoto, Masato
  • Shigemura, Keisuke

Abrégé

A method of forming a three-dimensional semiconductor device includes forming an alternating stack of insulating layers and spacer material layers over a substrate, forming memory openings formed in the memory array region and monitor openings formed in a monitor region though the alternating stack, forming memory opening fill structures in the memory openings, forming monitor opening fill structures by depositing a monitor opening fill material in the monitor openings, recessing first portions of the alternating stack in a contact region and second portions of the alternating stack in the monitor region, and determining at least one characteristic of the recessed surfaces of the monitor opening fill structures. At least one characteristic of the memory openings or memory opening fill structures may be determined based on the determining at least one characteristic of the recessed surfaces of the monitor opening fill structures.

Classes IPC  ?

  • H01L 27/11582 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. canaux en forme de U
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 27/11519 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par la configuration vue du dessus
  • H01L 27/11524 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
  • H01L 27/11556 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H01L 27/11565 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la configuration vue du dessus
  • H01L 27/1157 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET

27.

ERASE METHOD FOR NON-VOLATILE MEMORY WITH MULTIPLE TIERS

      
Numéro d'application 17952846
Statut En instance
Date de dépôt 2022-09-26
Date de la première publication 2024-03-28
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Yang, Xiang
  • Higashitani, Masaaki
  • Prakash, Abhijith
  • Zhao, Dengtao

Abrégé

A non-volatile memory system comprises a plurality of non-volatile memory cells divided into three or more tiers. The memory cells can be programmed, erased and read. In order to achieve uniform erase speed for the three or more tiers, the erase process comprises applying a larger voltage bias to control gates of non-volatile memory cells in the outer tiers than the voltage bias applied to control gates of non-volatile memory cells in one or more inner tiers.

Classes IPC  ?

  • G11C 16/14 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention

28.

THREE-DIMENSIONAL MEMORY DEVICE WITH SOURCE LINE ISOLATION AND METHOD OF MAKING THE SAME

      
Numéro d'application US2023026782
Numéro de publication 2024/063830
Statut Délivré - en vigueur
Date de dépôt 2023-06-30
Date de publication 2024-03-28
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Said, Ramy Nashed Bassely
  • Yuan, Jiahui
  • De La Rama, Lito

Abrégé

A memory device includes a horizontal source layer which is laterally separated into laterally isolated portions located in adjacent memory blocks by a dielectric backside trench fill structure or a source isolation dielectric structure.

Classes IPC  ?

  • H01L 21/822 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant un semi-conducteur, en utilisant une technologie au silicium
  • H01L 21/77 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
  • H01L 21/82 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
  • H01L 21/8232 - Technologie à effet de champ

29.

SEMICONDUCTOR DEVICE HAVING EDGE SEAL AND METHOD OF MAKING THEREOF WITHOUT METAL HARD MASK ARCING

      
Numéro d'application 17932887
Statut En instance
Date de dépôt 2022-09-16
Date de la première publication 2024-03-21
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s) Watanabe, Kazuto

Abrégé

A conductive hard mask layer can be patterned with peripheral discrete openings. An anisotropic etch process can be performed to form peripheral discrete via cavities, which are subsequently expanded to form a continuous moat trench. An edge seal structure can be formed in the continuous moat trench. Alternatively, a conductive bridge structure may be formed prior to formation of a patterned conductive hard mask layer, and a moat trench can be formed around a periphery of the semiconductor die while the conductive bridge structure provides electrical connection between an inner portion and an outer portion of the conductive hard mask layer. The entire conductive hard mask layer can be electrically connected to a semiconductor substrate to reduce or prevent arcing during an anisotropic etch process that forms the peripheral discrete via cavities or the moat trench.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/311 - Gravure des couches isolantes

30.

SEMICONDUCTOR DEVICE HAVING EDGE SEAL AND METHOD OF MAKING THEREOF WITHOUT METAL HARD MASK ARCING

      
Numéro d'application US2023025856
Numéro de publication 2024/058846
Statut Délivré - en vigueur
Date de dépôt 2023-06-21
Date de publication 2024-03-21
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Watanabe, Kazuto
  • Sano, Michiaki
  • Hinoue, Tatsuya

Abrégé

A conductive hard mask layer can be patterned with peripheral discrete openings. An anisotropic etch process can be performed to form peripheral discrete via cavities, which are subsequently expanded to form a continuous moat trench. An edge seal structure can be formed in the continuous moat trench. Alternatively, a conductive bridge structure may be formed prior to formation of a patterned conductive hard mask layer, and a moat trench can be formed around a periphery of the semiconductor die while the conductive bridge structure provides electrical connection between an inner portion and an outer portion of the conductive hard mask layer. The entire conductive hard mask layer can be electrically connected to a semiconductor substrate to reduce or prevent arcing during an anisotropic etch process that forms the peripheral discrete via cavities or the moat trench.

Classes IPC  ?

  • H01L 21/311 - Gravure des couches isolantes
  • H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface

31.

PERSISTENT MEMORY MANAGEMENT

      
Numéro d'application 18523671
Statut En instance
Date de dépôt 2023-11-29
Date de la première publication 2024-03-21
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Talagala, Nisha
  • Sundararaman, Swaminathan
  • Flynn, David

Abrégé

Apparatuses, systems, methods, and computer program products are disclosed for persistent memory management. Persistent memory management may include replicating a persistent data structure in volatile memory buffers of at least two non-volatile storage devices. Persistent memory management may include preserving a snapshot copy of data in association with completion of a barrier operation for the data. Persistent memory management may include determining which interface of a plurality of supported interfaces is to be used to flush data from a processor complex.

Classes IPC  ?

  • G06F 16/23 - Mise à jour
  • G06F 11/14 - Détection ou correction d'erreur dans les données par redondance dans les opérations, p.ex. en utilisant différentes séquences d'opérations aboutissant au même résultat
  • G06F 12/0804 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p.ex. mémoires cache avec mise à jour de la mémoire principale

32.

THREE-DIMENSIONAL MEMORY DEVICE WITH BACKSIDE SUPPORT PILLAR STRUCTURES AND METHODS OF FORMING THE SAME

      
Numéro d'application 18524552
Statut En instance
Date de dépôt 2023-11-30
Date de la première publication 2024-03-21
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Takuma, Shunsuke
  • Totoki, Yuji
  • Shimabukuro, Seiji
  • Hinoue, Tatsuya
  • Kajiwara, Kengo
  • Tobioka, Akihiro

Abrégé

At least one vertically alternating sequence of continuous insulating layers and continuous sacrificial material layers is formed over a substrate. Rows of backside support pillar structures are formed through the at least one vertically alternating sequence. Memory stack structures are formed through the at least one vertically alternating sequence. A two-dimensional array of discrete backside trenches is formed through the at least one vertically alternating sequence. Contiguous combinations of a subset of the backside trenches and a subset of the backside support pillar structures divide the at least one vertically alternating sequence into alternating stacks of insulating layers and sacrificial material layers. The sacrificial material layers are replaced with electrically conductive layers while the backside support pillar structures provide structural support to the insulating layers.

Classes IPC  ?

  • H10B 43/50 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région limite entre la région noyau et la région de circuit périphérique
  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H10B 41/50 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région limite entre la région noyau et la région de circuit périphérique
  • H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U

33.

SEMICONDUCTOR DEVICE HAVING EDGE SEAL AND METHOD OF MAKING THEREOF WITHOUT METAL HARD MASK ARCING

      
Numéro d'application 17932907
Statut En instance
Date de dépôt 2022-09-16
Date de la première publication 2024-03-21
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Sano, Michiaki
  • Hinoue, Tatsuya

Abrégé

A conductive hard mask layer can be patterned with peripheral discrete openings. An anisotropic etch process can be performed to form peripheral discrete via cavities, which are subsequently expanded to form a continuous moat trench. An edge seal structure can be formed in the continuous moat trench. Alternatively, a conductive bridge structure may be formed prior to formation of a patterned conductive hard mask layer, and a moat trench can be formed around a periphery of the semiconductor die while the conductive bridge structure provides electrical connection between an inner portion and an outer portion of the conductive hard mask layer. The entire conductive hard mask layer can be electrically connected to a semiconductor substrate to reduce or prevent arcing during an anisotropic etch process that forms the peripheral discrete via cavities or the moat trench.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/311 - Gravure des couches isolantes

34.

THREE-DIMENSIONAL MEMORY DEVICE AND METHOD OF MAKING THEREOF USING SELECTIVE METAL NITRIDE DEPOSITION ON DIELECTRIC METAL OXIDE BLOCKING DIELECTRIC

      
Numéro d'application 17932942
Statut En instance
Date de dépôt 2022-09-16
Date de la première publication 2024-03-21
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Hinoue, Tatsuya
  • Uno, Tomohiro

Abrégé

A three-dimensional memory device includes an alternating stack of insulating layers and electrically conductive layers, a memory opening vertically extending through the alternating stack, and a memory opening fill structure located in the memory opening and including a set of dielectric-metal-oxide blocking dielectric portions located at levels of the electrically conductive layers, a memory material layer, and a vertical semiconductor channel. Each of the electrically conductive layers includes a tubular metal nitride portion and a metal fill material portion, each of the tubular metal nitride portions laterally surrounds and contacts a respective one of the dielectric-metal-oxide blocking dielectric portions, and each metal fill material portion either contacts respective overlying and underlying insulating layers of the insulating layers, or contacts respective upper and lower metal nitride liner portions which have a smaller thickness than the tubular metal nitride portions.

Classes IPC  ?

  • H01L 27/11582 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. canaux en forme de U
  • H01L 27/11597 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs les électrodes de grille comprenant une couche utilisée pour ses propriétés de mémoire ferro-électrique, p.ex. semi-conducteur métal-ferro-électrique [MFS] ou semi-conducteur d’isolation métal-ferro-électrique-métal [MFMIS] caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur
  • H01L 27/24 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des composants à l'état solide pour le redressement, l'amplification ou la commutation, sans barrière de potentiel ni barrière de surface

35.

APPARATUS AND METHODS FOR BONDING PAD REDISTRIBUTION LAYERS IN INTEGRATED CIRCUITS

      
Numéro d'application 17947672
Statut En instance
Date de dépôt 2022-09-19
Date de la première publication 2024-03-21
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Li, Guangyuan
  • Totoki, Yuji
  • Toyama, Fumiaki

Abrégé

An apparatus is provided that includes an integrated circuit die that includes an uppermost metal layer of an integrated circuit fabrication process, a plurality of first bonding pads disposed on the uppermost metal layer at a first bonding pad pitch, a first additional metal layer disposed above the uppermost metal layer, and a plurality of second bonding pads disposed on the first additional metal layer at a second bonding pad pitch greater than the first bonding pad pitch. The apparatus further includes a plurality of conductors each electrically coupling a unique one of the first bonding pads to a corresponding one of the second bonding pads.

Classes IPC  ?

  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

36.

HIGH DENSITY SEMICONDUCTOR DEVICE INCLUDING INTEGRATED CONTROLLER, LOGIC CIRCUIT AND MEMORY DIES

      
Numéro d'application 17949069
Statut En instance
Date de dépôt 2022-09-20
Date de la première publication 2024-03-21
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Pachamuthu, Jayavel
  • Sivaram, Srinivasan
  • Higashitani, Masaaki

Abrégé

An integrated controller, logic circuit and memory array (“CLM”) semiconductor device includes stacked controller, memory array logic circuit and memory array wafers, or individual dies diced therefrom, which together operate as a single, integrated semiconductor flash memory device. The memory array logic circuit dies and/or the memory array dies may be formed with full-thickness plated or filled vias connecting to bond pads on opposed surfaces of the dies. The bond pads of the respective stacked semiconductor dies may be aligned and affixed to each other to electrically and mechanically couple each of the semiconductor dies in the respective wafers together.

Classes IPC  ?

  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,

37.

PPA IMPROVEMENT FOR VOLTAGE MODE DRIVER AND ON-DIE TERMINATION (ODT)

      
Numéro d'application 17949990
Statut En instance
Date de dépôt 2022-09-21
Date de la première publication 2024-03-21
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Patel, Nirav Natwarbhai
  • Mathur, Shiv Harit
  • Konakalla, Sai Ravi Teja

Abrégé

Systems and methods for improving the power, performance, and area (PPA) for a voltage mode driver and on die termination (ODT). A voltage mode driver having first and second circuits in a pulldown design. The first circuit has a plurality of nMOS devices in parallel, the plurality of nMOS devices being common to a first resistor. The second circuit is in parallel with the first circuit and has an nMOS device in series with a second resistor. The second circuit is configured to be enabled when the pulldown impedance of the first circuit, with the second circuit disabled and all of the nMOS devices of the first circuit turned on, is greater than a desired pulldown impedance. The voltage mode driver may also be a pullup design, or have both pulldown and pullup stages.

Classes IPC  ?

  • H03K 19/00 - Circuits logiques, c. à d. ayant au moins deux entrées agissant sur une sortie; Circuits d'inversion
  • G11C 7/10 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S

38.

END POINT DETECTION METHOD AND APPARATUS FOR ANISOTROPIC ETCHING USING VARIABLE ETCH GAS FLOW

      
Numéro d'application 17931374
Statut En instance
Date de dépôt 2022-09-12
Date de la première publication 2024-03-14
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s) Murakami, Shoichi

Abrégé

An etching method includes etching a material in an etch chamber by alternating normal-flow etch steps and reduced-flow etch steps, where an etchant gas is provided at a normal flow rate into the etch chamber during the normal-flow etch steps, and the etchant gas is provided at a reduced flow rate lower than the normal flow rate into the etch chamber during the reduced-flow etch steps, obtaining optical emission spectroscopy (OES) data during the reduced-flow etch steps, determining an end point for the etching based on the obtained OES data, and ending the etching at the determined end point.

Classes IPC  ?

  • H01J 37/32 - Tubes à décharge en atmosphère gazeuse
  • H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable

39.

NAND STRING READ VOLTAGE ADJUSTMENT

      
Numéro d'application 17940465
Statut En instance
Date de dépôt 2022-09-08
Date de la première publication 2024-03-14
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Song, Yi
  • Yuan, Jiahui
  • Wang, Yanjie

Abrégé

An apparatus includes a control circuit configured to connect to NAND strings that are connected to bit lines, where each bit line is connected to a plurality of NAND strings in a corresponding plurality of regions of a block. The control circuit is configured to apply a read voltage in read operations directed to NAND strings of the plurality of regions of the block and subsequently adjust the read voltage by a first predetermined amount for read operations directed to NAND strings of a first region of the block. The control circuit is further configured to adjust the read voltage by a second predetermined amount for read operations directed to NAND strings of a second region of the block. The first and second predetermined amounts are based on respective locations of the first and second regions in the block.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

40.

SUB-BLOCK STATUS DEPENDENT DEVICE OPERATION

      
Numéro d'application 17940498
Statut En instance
Date de dépôt 2022-09-08
Date de la première publication 2024-03-14
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Chen, Han-Ping
  • Liang, Guirong

Abrégé

A storage device is disclosed herein. The storage device comprises: a non-volatile memory, where the non-volatile memory includes a block of N wordlines partitioned into a plurality of sub-blocks; and control circuitry coupled to the N wordlines. The control circuitry is configured to: determine a program status of an unselected sub-block of the plurality of sub-blocks before performing an operation on a selected sub-block of the plurality of sub-blocks; based on determining that the program status of the unselected sub-block is programmed, perform a precharge operation including applying a first precharge time; and based on determining that the program status of the unselected sub-block is not programmed, perform a precharge operation including applying a second precharge time, wherein the first precharge time is for a longer period than the second precharge time.

Classes IPC  ?

  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention

41.

THREE-DIMENSIONAL MEMORY DEVICE CONTAINING A PILLAR CONTACT BETWEEN CHANNEL AND SOURCE AND METHODS OF MAKING THE SAME

      
Numéro d'application 17931362
Statut En instance
Date de dépôt 2022-09-12
Date de la première publication 2024-03-14
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Nabesaka, Kyohei
  • Okina, Teruo

Abrégé

A memory die includes an alternating stack of insulating layers and electrically conductive layers, a semiconductor material layer located over the alternating stack, a dielectric spacer layer located over the semiconductor material layer, a memory opening vertically extending through the alternating stack, through the semiconductor material layer, and at least partly through the dielectric spacer layer, a memory opening fill structure located in the memory opening and including a dielectric core, a vertical semiconductor channel having a hollow portion which surrounds the dielectric core and a pillar portion which does not surround the dielectric core, and a memory film, and a source layer located over the dielectric spacer layer and contacting the pillar portion. In one embodiment, a tubular spacer laterally surrounds the pillar portion, is laterally spaced from the pillar portion by a cylindrical portion of the memory film, and contacts a cylindrical sidewall of the semiconductor material layer.

Classes IPC  ?

  • H01L 27/11578 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur
  • H01L 27/1157 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
  • H01L 27/11573 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la région de circuit périphérique

42.

ZQ CALIBRATION CIRCUIT AND METHOD FOR MEMORY INTERFACES

      
Numéro d'application 17941790
Statut En instance
Date de dépôt 2022-09-09
Date de la première publication 2024-03-14
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Mahmoodi, Mohammad Reza
  • Lueker-Boden, Martin

Abrégé

Systems and methods disclosed herein provide for an improved termination leg unit design and method of trimming impedance thereof, which provides for improved impedance matching for process variations, along with variations in temperature and voltage. Example implementation provide for a leg unit circuit design that includes a first circuit compensating for temperature and voltage variations and a second circuit, connected in series with the first circuit, compensating for process variations. Furthermore, disclosed herein is ZQ calibration method that provides for calibrating of the impedance of each of an on-die termination, a pull-up driver, and a pull-down driver using a single calibration circuit.

Classes IPC  ?

  • G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire

43.

NAND FAST CYCLIC REDUNDANCY CHECK

      
Numéro d'application 17943617
Statut En instance
Date de dépôt 2022-09-13
Date de la première publication 2024-03-14
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s) Tang, Tianyu

Abrégé

The present disclosure relates generally to a method of detecting errors in programming data. The method includes receiving a frame of encoded data, and performing a pre-calculation operation on the encoded data. The pre-calculation operation includes passing the frame of encoded data through an error detection circuit comprising eight error flag implementation circuits comprising a plurality of two-input XOR logic gates configured to perform a mathematical equation to return a single output value and an eight input OR logic gate coupled to each output of each error flag implementation circuit. The eight input OR logic gate is configured to return an error flag if one or more output values return a value of 1.

Classes IPC  ?

  • G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p.ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p.ex. contrôle de parité, exclusion des 9 ou des 11
  • G06F 11/07 - Réaction à l'apparition d'un défaut, p.ex. tolérance de certains défauts
  • H03K 19/21 - Circuits OU EXCLUSIF, c. à d. donnant un signal de sortie si un signal n'existe qu'à une seule entrée; Circuits à COÏNCIDENCES, c. à d. ne donnant un signal de sortie que si tous les signaux d'entrée sont identiques

44.

NAND STRING READ VOLTAGE ADJUSTMENT

      
Numéro d'application US2023025030
Numéro de publication 2024/054276
Statut Délivré - en vigueur
Date de dépôt 2023-06-12
Date de publication 2024-03-14
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Song, Yi
  • Yuan, Jiahui
  • Wang, Yanjie

Abrégé

An apparatus includes a control circuit configured to connect to NAND strings that are connected to bit lines, where each bit line is connected to a plurality of NAND strings in a corresponding plurality of regions of a block. The control circuit is configured to apply a read voltage in read operations directed to NAND strings of the plurality of regions of the block and subsequently adjust the read voltage by a first predetermined amount for read operations directed to NAND strings of a first region of the block. The control circuit is further configured to adjust the read voltage by a second predetermined amount for read operations directed to NAND strings of a second region of the block. The first and second predetermined amounts are based on respective locations of the first and second regions in the block.

Classes IPC  ?

  • G11C 16/26 - Circuits de détection ou de lecture; Circuits de sortie de données
  • G11C 16/14 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement
  • G11C 16/32 - Circuits de synchronisation
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS

45.

BUNDLE MULTIPLE TIMING PARAMETERS FOR FAST SLC PROGRAMMING

      
Numéro d'application 17901310
Statut En instance
Date de dépôt 2022-09-01
Date de la première publication 2024-03-07
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Chen, Chin-Yi
  • Masuduzzaman, Muhammad
  • Yang, Xiang

Abrégé

Technology is disclosed herein for managing timing parameters when programming memory cells. Timing parameters used sub-clocks in an MLC program mode may also be used for those same sub-clocks in a first SLC program mode. However, in a second SLC program mode a different set of timing parameters may be used for that set of sub-clocks. Using the same set of timing parameters for the MLC program mode and the first SLC program mode saves storage space. However, the timing parameters for the MLC program mode may be slower than desired for SLC programming. A different set of timing parameters may be used for the second SLC program mode to provide for faster program operation. Moreover, the different set of timing parameters used for the faster SLC program mode do not require storage of a separate set of timing parameters.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

46.

CURRENT REFERENCE CIRCUIT WITH PROCESS, VOLTAGE, AND WIDE-RANGE TEMPERATURE COMPENSATION

      
Numéro d'application 17903464
Statut En instance
Date de dépôt 2022-09-06
Date de la première publication 2024-03-07
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Mahmoodi, Mohammad Reza
  • Lueker-Boden, Martin

Abrégé

Systems and methods are provided for generating a stable reference current that has low sensitivity to operating temperature and supply voltage variations and is stable across process corners. In an example implementation, an improved reference current generator circuit is provided that includes a first circuit generating a first current that is proportional to absolute temperature and a second circuit generating a second current that is complementary to absolute temperature based on first transistors operating in respective triode regions. The second current compensates for process, voltage, and temperature variations in the first current at a node. According to some examples, the second current is also generated based on second transistors operating in respective saturation regions. The first current may be generated using a forward biased PN junction diode.

Classes IPC  ?

  • G05F 3/24 - Régulation de la tension ou du courant là où la tension ou le courant sont continus utilisant des dispositifs non commandés à caractéristiques non linéaires consistant en des dispositifs à semi-conducteurs en utilisant des combinaisons diode-transistor dans lesquelles les transistors sont uniquement du type à effet de champ
  • G11C 5/14 - Dispositions pour l'alimentation

47.

PRECHARGE SCHEME DURING PROGRAMMING OF A MEMORY DEVICE

      
Numéro d'application 17903618
Statut En instance
Date de dépôt 2022-09-06
Date de la première publication 2024-03-07
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Guo, Jiacen
  • Chen, Han-Ping
  • Chin, Henry
  • Liang, Guirong
  • Yang, Xiang

Abrégé

The memory device includes at least one memory block with source and drain sides and a plurality of memory cells arranged in a plurality of word lines. The word lines are arranged in a plurality of independently programmable and erasable sub-blocks. Control circuitry is configured to program the memory cells of a selected sub-block and determine a location of the within the at least one memory block and determine a programming condition of at least one unselected sub-block. The control circuitry is also configured to program at least one word line in the selected sub-block in a plurality of program loops that include pre-charging processes. The control circuitry pre-charges a plurality of channels from either the source or drain side based on at least one of the location of the selected sub-block within the memory block and the programming condition of the at least one unselected sub-block.

Classes IPC  ?

  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p.ex. de tension, de courant, de phase, de fréquence
  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention

48.

METHOD FOR DUAL WAVELENGTH OVERLAY MEASUREMENT WITH FOCUS AT A PHOTORESIST TOP SURFACE AND APPARATUS FOR USING SAME

      
Numéro d'application 17930156
Statut En instance
Date de dépôt 2022-09-07
Date de la première publication 2024-03-07
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s) Kato, Katsuya

Abrégé

An array of alignment marks can be formed in a substrate, and at least one material portion can be deposited and patterned. A photoresist material layer can be deposited and patterned to provide a kerf-region photoresist material portion. The overlay between the kerf-region photoresist material portion and a proximal alignment mark is measured employing a ultraviolet radiation that is focused at a focal plane located at or near a top surface of the kerf-region photoresist material portion.

Classes IPC  ?

  • H01L 23/544 - Marques appliquées sur le dispositif semi-conducteur, p.ex. marques de repérage, schémas de test
  • G03F 7/00 - Production par voie photomécanique, p.ex. photolithographique, de surfaces texturées, p.ex. surfaces imprimées; Matériaux à cet effet, p.ex. comportant des photoréserves; Appareillages spécialement adaptés à cet effet
  • G03F 7/20 - Exposition; Appareillages à cet effet

49.

DYNAMIC WORD LINE BOOSTING DURING PROGRAMMING OF A MEMORY DEVICE

      
Numéro d'application 17939160
Statut En instance
Date de dépôt 2022-09-07
Date de la première publication 2024-03-07
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Chen, Han-Ping
  • Wang, Yanjie

Abrégé

The memory device includes a memory block, which includes a plurality of memory cells arranged in a plurality of word lines. The memory device also includes control circuitry in communication with the memory block. The control circuitry is configured to perform a programming operation to program the memory cells of a selected word line of the plurality of word lines. During the programming operation, the control circuitry is configured to apply a programming pulse VPGM to a selected word line to the selected word line, apply a first pass voltage to a first set of word lines of the plurality of word lines, the first set of word lines being adjacent the selected word line, and apply a second pass voltage to a second set of word lines of the plurality of word. The first pass voltage is greater than the second pass voltage.

Classes IPC  ?

  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS

50.

ADAPTIVE GIDL VOLTAGE FOR ERASING NON-VOLATILE MEMORY

      
Numéro d'application US2023024653
Numéro de publication 2024/049524
Statut Délivré - en vigueur
Date de dépôt 2023-06-07
Date de publication 2024-03-07
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Liu, Yihang
  • Zhu, Xiaochen
  • De La Rama, Lito
  • Gao, Feng

Abrégé

An apparatus is provided that includes a block of memory cells having a NAND string that includes a first select transistor, and a control circuit coupled to the block of memory cells. The control circuit is configured to perform an erase operation on the block of memory cells by determining a first count of a number of times that the block of memory cells previously has been programmed and erased, determining based on the first count a first drain-to-gate voltage of the first select transistor, wherein the first drain-to-gate voltage is configured to cause the first select transistor to generate a first gate-induced drain leakage current, and applying a first erase pulse to the first select transistor based on the determined first drain-to-gate voltage.

Classes IPC  ?

  • G11C 16/14 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement
  • G11C 16/30 - Circuits d'alimentation
  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS

51.

WORD LINE DEPENDENT PASS VOLTAGE RAMP RATE TO IMPROVE PERFORMANCE OF NAND MEMORY

      
Numéro d'application US2023025549
Numéro de publication 2024/049531
Statut Délivré - en vigueur
Date de dépôt 2023-06-16
Date de publication 2024-03-07
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Zainuddin, Abu, Naser
  • Yuan, Jiahui
  • Razzak, Towhidur

Abrégé

To reduce spikes in the current used by a NAND memory die, different ramp rates for different regions, or zones, of word lines are used for the pass voltage applied to unselected word lines during a program operation. The properties of the word lines, such as their resistance and capacitance (RC) values, vary across the NAND memory array. By determining the RC values of the word lines across the array, the word lines can be broken into multiple zones based on these properties. The zones can then be individually assigned different ramp rates for applying a pass voltage to the unselected word lines, where a parameter for the ramp rates can be stored as a register value on the memory die.

Classes IPC  ?

  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/30 - Circuits d'alimentation
  • G11C 5/14 - Dispositions pour l'alimentation
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS

52.

LOOP DEPENDENT WORD LINE RAMP START TIME FOR PROGRAM VERIFY OF MULTI-LEVEL NAND MEMORY

      
Numéro d'application US2023025644
Numéro de publication 2024/049533
Statut Délivré - en vigueur
Date de dépôt 2023-06-18
Date de publication 2024-03-07
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Zainuddin, Abu Naser
  • Yuan, Jiahui
  • Miwa, Toru

Abrégé

To reduce spikes in the current used by a NAND memory die during a write operation using smart verify, different amounts of delay are introduced into the loops of the programing algorithm. Depending on the number of verify levels following a programming pulse, differing amounts of wait time are used before biasing a selected word line to the verify levels or levels. For example, if only a single verify level is used, a shorter delay is used than if two verify levels are used.

Classes IPC  ?

  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/32 - Circuits de synchronisation
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS

53.

FOGGY-FINE DRAIN-SIDE SELECT GATE RE-PROGRAM FOR ON-PITCH SEMI-CIRCLE DRAIN SIDE SELECT GATES

      
Numéro d'application 17901197
Statut En instance
Date de dépôt 2022-09-01
Date de la première publication 2024-03-07
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Che, Xiaoyu
  • Wang, Yanjie

Abrégé

A memory apparatus and method of operation are provided. The apparatus includes drain-side select gate transistors for coupling to a drain-side of memory holes of memory cells and configured to retain a transistor threshold voltage. The memory holes are arranged in rows comprising strings. A control means is configured to program drain-side select gate transistors of the memory holes to an initial transistor threshold voltage using pulses increasing in magnitude by a first transistor step amount during each of a plurality of foggy loops of a foggy program operation. The control means is also configured to program the drain-side select gate transistors of the memory holes to a target transistor threshold voltage using pulses increasing in magnitude by a second transistor step amount during each of a plurality of fine loops of a fine program operation. The first transistor step amount is greater than the second transistor step amount.

Classes IPC  ?

  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/16 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement pour effacer des blocs, p.ex. des réseaux, des mots, des groupes

54.

LOW LINE-SENSITIVITY AND PROCESS-PORTABLE REFERENCE VOLTAGE GENERATOR CIRCUIT

      
Numéro d'application 17903306
Statut En instance
Date de dépôt 2022-09-06
Date de la première publication 2024-03-07
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Mahmoodi, Mohammad Reza
  • Lueker-Boden, Martin

Abrégé

Systems and methods are provided for generating a stable DC reference voltage that has low sensitivity to operating temperature and supply voltage variations and is stable across process corners using complimentary metal-on-semiconductor field-effect transistors (MOSFETS). In an example implementation, a reference voltage generator circuit is provided that includes complimentary MOSFETs including a first complimentary MOSFET connected to a first node and having a first threshold voltage, and a second complimentary MOSFET connected to a second node and having a second threshold voltage that is greater than the first threshold voltage. The reference voltage generator circuit feeds the first node a first current based on mirroring a second current at the second node and outputs a stable DC reference voltage based on the first and second complimentary MOSFETs and configured operating in respective saturation regions.

Classes IPC  ?

  • G05F 3/26 - Miroirs de courant
  • G05F 1/46 - Régulation de la tension ou de l'intensité là où la variable effectivement régulée par le dispositif de réglage final est du type continu

55.

DUAL-WAY SENSING SCHEME FOR BETTER NEIGHBORING WORD-LINE INTERFERENCE

      
Numéro d'application 17939748
Statut En instance
Date de dépôt 2022-09-07
Date de la première publication 2024-03-07
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Zhao, Dengtao
  • Dutta, Deepanshu
  • Zhang, Peng
  • Li, Heguang

Abrégé

A storage device is disclosed herein. The storage device comprises: a non-volatile memory, where the non-volatile memory includes a block of N wordlines partitioned into a plurality of sub-blocks and the plurality of sub-blocks includes a first sub-block of a first subset of the block of N wordlines and a second sub-block of a second subset of the block of N wordlines; and control circuitry coupled to the block of N wordlines. The control circuitry is configured to: perform a program operation in a normal order programming sequence on the first sub-block; perform a sensing operation on the first sub-block using a reverse sensing scheme; perform a program operation in a reverse order programming sequence on the second sub-block; and perform a sensing operation on the second sub-block using a regular sensing scheme.

Classes IPC  ?

  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/26 - Circuits de détection ou de lecture; Circuits de sortie de données

56.

NON-VOLATILE MEMORY WITH TIER-WISE RAMP DOWN AFTER PROGRAM-VERIFY

      
Numéro d'application US2023025115
Numéro de publication 2024/049529
Statut Délivré - en vigueur
Date de dépôt 2023-06-13
Date de publication 2024-03-07
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Guo, Jiacen
  • Zhao, Dengtao
  • Yang, Xiang

Abrégé

Memory cells are arranged as NAND strings to form a block divided into sub-blocks, and each NAND string includes a dummy memory cell connected to a dummy word line. Memory cells are programmed by applying programming pulses to a selected word line in a selected sub-block with program-verify performed between pulses. Unselected NAND strings are inhibited from programming by boosting channels of the unselected NAND strings in the selected sub-block from a positive pre-charge voltage to a boosted voltage. The pre-charging of the channels of unselected NAND strings is performed while lowering voltages at the end of program-verify by applying overdrive voltages to data word lines in a sub-block closer to the source line than the selected sub-block and lowering to a resting voltage a dummy word line between the sub-blocks prior to lowering to a resting voltage the data word lines in the sub-block closer to the source line.

Classes IPC  ?

  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS

57.

NAND MEMORY WITH DIFFERENT PASS VOLTAGE RAMP RATES FOR BINARY AND MULTI-STATE MEMORY

      
Numéro d'application US2023025572
Numéro de publication 2024/049532
Statut Délivré - en vigueur
Date de dépôt 2023-06-16
Date de publication 2024-03-07
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Zainuddin, Abu Naser
  • Yuan, Jiahui
  • Moon, Dong-Ii

Abrégé

To reduce spikes in the current used by a NAND memory die, different ramp rates are used for the pass voltage applied to unselected word lines during a program operation depending on whether data is stored in a multi-level cell (MLC) format or in a single level cell (SLC) format. These ramp rates can be determined through device characterization and stored as parameter values on the memory die. Different ramp rate interval values can also be used for the pass voltage applied to unselected word lines during a program operation depending on whether data is stored in an MLC format or in an SLC format.

Classes IPC  ?

  • G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p.ex. de tension, de courant, de phase, de fréquence
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 8/14 - Organisation de lignes de mots; Disposition de lignes de mots
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS

58.

HYBRID SMART VERIFY FOR QLC/TLC DIE

      
Numéro d'application 17895412
Statut En instance
Date de dépôt 2022-08-25
Date de la première publication 2024-02-29
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Yang, Xiang
  • Chin, Henry
  • Penzo, Erika
  • Masuduzzaman, Muhammad

Abrégé

Technology is disclosed herein for smart verify in a memory system that has a four bit per cell program mode (or X4 mode) and also a three bit per cell program mode (or X3 mode). The X3 mode uses a three-bit gray code that is based on a four-bit gray code of the X4 mode. The memory system skips verify of states in the X3 mode, while using a considerable portion of the programming logic from the X4 mode. In one X3 mode the memory system skips B-state verify while the number of memory cells having a Vt above an A-state verify voltage is below a threshold. In one X3 mode the memory system determines whether to skip verify for a first set of data states based on a first test and determines whether to skip verify for a second set of data states based on a second test.

Classes IPC  ?

  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/14 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement

59.

ADVANCED WINDOW PROGRAM-VERIFY

      
Numéro d'application 17895803
Statut En instance
Date de dépôt 2022-08-25
Date de la première publication 2024-02-29
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s) Yamauchi, Kazuki

Abrégé

A memory apparatus and operating method are provided. The apparatus includes memory cells connected to word lines and disposed in strings and configured to retain a threshold voltage corresponding to data states. A control means is configured to program and verify the memory cells during a program operation. The memory cells associated with predetermined ones of the data states are not verified until the memory cells associated with specific prior ones of the data states finish programming to define verify windows ranging between each one of the specific prior ones of the data states and each one of the predetermined ones. The control means adjusts the verify windows in response to the memory cells associated with one of the specific prior ones of the data states not finishing programming before the one of the predetermined ones of the at least one of the verify windows is verified.

Classes IPC  ?

  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p.ex. de tension, de courant, de phase, de fréquence
  • G11C 16/10 - Circuits de programmation ou d'entrée de données

60.

ADAPTIVE NEGATIVE WORD LINE VOLTAGE

      
Numéro d'application 17896330
Statut En instance
Date de dépôt 2022-08-26
Date de la première publication 2024-02-29
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Che, Xiaoyu
  • Wang, Yanjie
  • Fang, Runchen

Abrégé

A storage device comprises: a non-volatile memory including control circuitry and an array of memory cells formed using a set of word lines and a set of bit lines. A controller, coupled to the non-volatile memory, configured to: determine, based on a stage of a product lifetime of the non-volatile memory, a negative word line setting for implementing during performance of a first operation; perform the first operation, the first operation including adjusting, based on the negative word line setting, a negative word line relative parameter; determine, based on another stage of the product lifetime of the non-volatile memory, another negative word line setting for implementing during performance of a second operation; and perform the second operation, the second operation including adjusting, based on the other negative word line setting, another negative word line relative parameter.

Classes IPC  ?

  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots

61.

IN-PLACE WRITE TECHNIQUES WITHOUT ERASE IN A MEMORY DEVICE

      
Numéro d'application 17896587
Statut En instance
Date de dépôt 2022-08-26
Date de la première publication 2024-02-29
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Yang, Xiang
  • Guo, Jiacen
  • Inoue, Takayuki

Abrégé

The memory device includes a plurality of memory blocks, each including a plurality of memory cells arranged in a plurality of word lines. Control circuitry is in communication with the plurality of memory blocks. In operation, the control circuitry receives a data write instruction and programs the memory cells of the memory blocks to a one bit per memory cell (SLC) format. In response to the data programmed to the memory cells of the memory blocks in the SLC format reaching an SLC limit prior to completion of the data write instruction, without erasing the memory cells programmed to the SLC format, the control circuitry programs the memory cells of at least some of the plurality of memory blocks from the SLC format to a two bits per memory cell (MLC) format.

Classes IPC  ?

  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/14 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement
  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention

62.

IN-PLACE WRITE TECHNIQUES WITHOUT ERASE IN A MEMORY DEVICE

      
Numéro d'application 17897854
Statut En instance
Date de dépôt 2022-08-29
Date de la première publication 2024-02-29
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Yang, Xiang
  • Guo, Jiacen
  • Mukherjee, Shubhajit

Abrégé

The techniques include a memory device receiving a data write instruction. The memory device programs the memory cells of the memory blocks to a one bit per memory cell (SLC) format with a first and second SLC data states. In response to the data programmed to the memory cells of the memory blocks reaching an SLC limit prior to completion of the data write instruction, without erasing the memory cells, the memory device programs at least some of the memory cells from the SLC format to a two bits per memory cell (MLC) format. When programming from the SLC format to the MLC format, the memory device inhibits programming of some of the memory cells in the first and second SLC data states to form a first MLC data state and programs other memory cells of the SLC data states to form second, third, and fourth MLC data states.

Classes IPC  ?

  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/16 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement pour effacer des blocs, p.ex. des réseaux, des mots, des groupes
  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention

63.

NAND MEMORY WITH DIFFERENT PASS VOLTAGE RAMP RATES FOR BINARY AND MULTI-STATE MEMORY

      
Numéro d'application 17897993
Statut En instance
Date de dépôt 2022-08-29
Date de la première publication 2024-02-29
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Zainuddin, Abu Naser
  • Yuan, Jiahui
  • Moon, Dong-Il

Abrégé

To reduce spikes in the current used by a NAND memory die, different ramp rates are used for the pass voltage applied to unselected word lines during a program operation depending on whether data is stored in a multi-level cell (MLC) format or in a single level cell (SLC) format. These ramp rates can be determined through device characterization and stored as parameter values on the memory die. Different ramp rate interval values can also be used for the pass voltage applied to unselected word lines during a program operation depending on whether data is stored in an MLC format or in an SLC format.

Classes IPC  ?

  • G11C 29/12 - Dispositions intégrées pour les tests, p.ex. auto-test intégré [BIST]
  • G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p.ex. de tension, de courant, de phase, de fréquence
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/26 - Circuits de détection ou de lecture; Circuits de sortie de données
  • G11C 16/30 - Circuits d'alimentation
  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,

64.

NAND IO BANDWIDTH INCREASE

      
Numéro d'application 17898386
Statut En instance
Date de dépôt 2022-08-29
Date de la première publication 2024-02-29
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Tang, Tianyu
  • Ramachandra, Venkatesh Prasad
  • Darne, Siddhesh

Abrégé

The disclosure provides circuits and methods for increasing NAND input/output (I/O) bandwidth during read/write operations. The method includes transmitting a clock signal between a controller I/O circuit and a memory I/O circuit along a read enable bus, transmitting 8 bits of data along an I/O bus, and transmitting 2 bits of data along a data strobe signal (DQS) bus. Transmitting 2 bits of data along the DQS bus includes transmitting a first DQS data signal along the DQS bus and transmitting a first inverse DQS data signal along the DQS bus.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/26 - Circuits de détection ou de lecture; Circuits de sortie de données
  • G11C 16/32 - Circuits de synchronisation

65.

NON-VOLATILE MEMORY WITH TIER-WISE RAMP DOWN AFTER PROGRAM-VERIFY

      
Numéro d'application 17898850
Statut En instance
Date de dépôt 2022-08-30
Date de la première publication 2024-02-29
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Guo, Jiacen
  • Zhao, Dengtao
  • Yang, Xiang

Abrégé

Memory cells are arranged as NAND strings to form a block divided into sub-blocks, and each NAND string includes a dummy memory cell connected to a dummy word line. Memory cells are programmed by applying programming pulses to a selected word line in a selected sub-block with program-verify performed between pulses. Unselected NAND strings are inhibited from programming by boosting channels of the unselected NAND strings in the selected sub-block from a positive pre-charge voltage to a boosted voltage. The pre-charging of the channels of unselected NAND strings is performed while lowering voltages at the end of program-verify by applying overdrive voltages to data word lines in a sub-block closer to the source line than the selected sub-block and lowering to a resting voltage a dummy word line between the sub-blocks prior to lowering to a resting voltage the data word lines in the sub-block closer to the source line.

Classes IPC  ?

  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/10 - Circuits de programmation ou d'entrée de données

66.

ADAPTIVE GIDL VOLTAGE FOR ERASING NON-VOLATILE MEMORY

      
Numéro d'application 17899765
Statut En instance
Date de dépôt 2022-08-31
Date de la première publication 2024-02-29
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Liu, Yihang
  • Zhu, Xiaochen
  • De La Rama, Lito
  • Gao, Feng

Abrégé

An apparatus is provided that includes a block of memory cells having a NAND string that includes a first select transistor, and a control circuit coupled to the block of memory cells. The control circuit is configured to perform an erase operation on the block of memory cells by determining a first count of a number of times that the block of memory cells previously has been programmed and erased, determining based on the first count a first drain-to-gate voltage of the first select transistor, wherein the first drain-to-gate voltage is configured to cause the first select transistor to generate a first gate-induced drain leakage current, and applying a first erase pulse to the first select transistor based on the determined first drain-to-gate voltage.

Classes IPC  ?

  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/16 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement pour effacer des blocs, p.ex. des réseaux, des mots, des groupes

67.

BONDED ASSEMBLY CONTAINING CONDUCTIVE VIA STRUCTURES EXTENDING THROUGH WORD LINES IN A STAIRCASE REGION AND METHODS FOR MAKING THE SAME

      
Numéro d'application 18062807
Statut En instance
Date de dépôt 2022-12-07
Date de la première publication 2024-02-29
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s) Tsutsumi, Masanori

Abrégé

A bonded assembly includes first memory die bonded to a logic die. The first memory die includes a first alternating stack of first insulating layers and first electrically conductive layers, first memory openings vertically extending through the first alternating stack, first memory opening fill structures located within the first memory openings and containing a respective vertical stack of first memory elements and a respective vertical semiconductor channel, electrically conductive first side-contact via structures vertically extending through each layer within the first alternating stack and contacting a sidewall of a respective one of the first electrically conductive layers, and first memory-side bonding pads. The logic die includes a peripheral circuitry configured to control operation of the first memory die, logic-side metal interconnect structures, and logic-side bonding pads that are bonded to the first memory-side bonding pads.

Classes IPC  ?

  • H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
  • H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p.ex. NON-ET
  • H10B 41/40 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région de circuit périphérique
  • H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
  • H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
  • H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique

68.

TRANSISTOR CIRCUITS INCLUDING FRINGELESS TRANSISTORS AND METHOD OF MAKING THE SAME

      
Numéro d'application 18500862
Statut En instance
Date de dépôt 2023-11-02
Date de la première publication 2024-02-29
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Kodate, Hokuto
  • Yoshizawa, Kazutaka

Abrégé

A lateral extent of a gate electrode of a field effect transistor along a gate electrode direction that is perpendicular to a channel direction can be the same as a width of an underlying active region. A gate electrode of an additional field effect transistor may extend over a trench isolation structure that laterally surrounds the additional field effect transistor. Different types of electrodes may be formed by patterning a lower gate material layer and by patterning an upper gate material layer with different patterns such that patterned portions of the lower gate material layer are confined within areas of active regions, while patterned portions of the upper gate material layer extends outside of the areas of the active regions.

Classes IPC  ?

  • H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter

69.

THREE-DIMENSIONAL MEMORY DEVICE AND METHOD OF MAKING THEREOF USING SACRIFICIAL MATERIAL REGROWTH

      
Numéro d'application 17821677
Statut En instance
Date de dépôt 2022-08-23
Date de la première publication 2024-02-29
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Zhou, Bing
  • Kanakamedala, Senaka
  • Makala, Raghuveer S.

Abrégé

A first-tier alternating stack of first-tier insulating layers and first-tier sacrificial material layers is formed over a substrate. A first-tier memory opening is formed, and is filled with a first-tier sacrificial memory opening fill structure. A second-tier alternating stack of second-tier insulating layers and second-tier sacrificial material layers is formed. An etch mask layer is formed, and a second-tier memory opening is formed through the second-tier alternating stack. An etch mask removal process is performed which collaterally removes a top portion of the first-tier sacrificial memory opening fill structure. A sacrificial pillar structure is formed by performing a selective material deposition process. An inter-tier memory opening is formed by removing the first-tier sacrificial memory opening fill structure and at least a central portion of the sacrificial pillar structure. A memory opening fill structure is formed, and the sacrificial material layers are replaced with electrically conductive layers.

Classes IPC  ?

  • H01L 27/1157 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
  • H01L 27/11519 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par la configuration vue du dessus
  • H01L 27/11524 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
  • H01L 27/11556 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H01L 27/11565 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la configuration vue du dessus
  • H01L 27/11582 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. canaux en forme de U

70.

BONDED ASSEMBLY CONTAINING CONDUCTIVE VIA STRUCTURES EXTENDING THROUGH WORD LINES IN A STAIRCASE REGION AND METHODS FOR MAKING THE SAME

      
Numéro d'application 17822182
Statut En instance
Date de dépôt 2022-08-25
Date de la première publication 2024-02-29
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Tsutsumi, Masanori
  • Ogawa, Hiroyuki
  • Mushiga, Mitsuteru

Abrégé

A bonded assembly includes a first memory die and a logic die. The first memory die includes a first alternating stack of first insulating layers and first electrically conductive layers, first memory opening fill structures, a first stepped dielectric material portion, and first column-shaped conductive via structures including a respective conductive shaft portion vertically extending through a respective subset of the first electrically conductive layers, a respective conductive base portion, and a respective conductive capital portion contacting a horizontal surface of a respective one of the first electrically conductive layers. The logic die includes logic-side bonding pads that are bonded to the first column-shaped conductive via structures.

Classes IPC  ?

  • H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,
  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 27/11556 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H01L 27/11582 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. canaux en forme de U

71.

THREE-DIMENSIONAL MEMORY DEVICE INCLUDING DIPOLE-CONTAINING BLOCKING DIELECTRIC LAYER AND METHODS FOR FORMING THE SAME

      
Numéro d'application 17823639
Statut En instance
Date de dépôt 2022-08-31
Date de la première publication 2024-02-29
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Yuda, Takashi
  • Nagahata, Noriyuki
  • Yasuda, Ippei

Abrégé

A memory device includes an alternating stack of insulating layers and electrically conductive layers arranged along a vertical direction, a memory opening vertically extending through the alternating stack, and a memory opening fill structure located in the memory opening and including a vertical semiconductor channel and a memory film. The memory film includes a blocking dielectric film, a tunneling dielectric layer and a vertical stack of memory elements located between the blocking dielectric film and the tunneling dielectric layer. The blocking dielectric film includes component layers which include, from a side that is proximal to the vertical stack of memory elements toward a side that is distal from the vertical stack of memory elements, an inner silicon oxide blocking dielectric layer, a middle dielectric metal oxide blocking dielectric layer, an outer silicon oxide blocking dielectric layer, and an outer dielectric metal oxide blocking dielectric layer.

Classes IPC  ?

  • H01L 27/11556 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H01L 27/11519 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par la configuration vue du dessus
  • H01L 27/11524 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
  • H01L 27/11565 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la configuration vue du dessus
  • H01L 27/1157 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
  • H01L 27/11582 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. canaux en forme de U

72.

MIXED BITLINE LOCKOUT FOR QLC/TLC DIE

      
Numéro d'application 17895304
Statut En instance
Date de dépôt 2022-08-25
Date de la première publication 2024-02-29
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Yang, Xiang
  • Hsu, Hua-Ling Cynthia

Abrégé

Technology is disclosed herein for mixed lockout verify. In a first programming phase, prior to a pre-determined data state completing verification, a no-lockout program verify is performed. After the pre-determined data state has completed verification, a lockout program verify is performed. The no-lockout verify may include charging all bit lines associated with the group to a sensing voltage to perform. The lockout verify may include selectively charging to the sensing voltage only bit lines associated with memory cells in the group to be verified. Bit lines associated with memory cells in the group that are not to be verified may be grounded to perform the lockout verify. The lockout verify saves considerable current and/or power. However, performing the lockout verify during the first programming phase may slow performance due to a need to scan the content in a remote set of data latches.

Classes IPC  ?

  • G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p.ex. de tension, de courant, de phase, de fréquence
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/24 - Circuits de commande de lignes de bits
  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention

73.

PLANE LEVEL DEDICATED STARTING PROGRAM VOLTAGE TO REDUCE PROGRAM TIME FOR MULTI-PLANE CONCURRENT PROGRAM OPERATION

      
Numéro d'application 17895625
Statut En instance
Date de dépôt 2022-08-25
Date de la première publication 2024-02-29
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Zhang, Ke
  • Li, Liang

Abrégé

A memory apparatus and operating method are provided. The apparatus includes memory cells connected to word lines and disposed in memory holes and configured to retain a threshold voltage. The memory holes are organized in rows grouped in strings and the strings comprise a plurality of blocks which comprise planes. A control means is configured to program the memory cells connected to one of the word lines and associated with one of the strings in each of the plurality of planes and acquire a smart verify programming voltage individually for each of the planes in a smart verify operation. The control means concurrently programs at least some of the memory cells connected to each of the word lines in each of the planes in a program operation using the smart verify programming voltage individually acquired for each of the planes in the smart verify operation.

Classes IPC  ?

  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • G11C 16/10 - Circuits de programmation ou d'entrée de données

74.

WORD LINE DEPENDENT PASS VOLTAGE RAMP RATE TO IMPROVE PERFORMANCE OF NAND MEMORY

      
Numéro d'application 17898006
Statut En instance
Date de dépôt 2022-08-29
Date de la première publication 2024-02-29
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Zainuddin, Abu Naser
  • Yuan, Jiahui
  • Razzak, Towhidur

Abrégé

To reduce spikes in the current used by a NAND memory die, different ramp rates for different regions, or zones, of word lines are used for the pass voltage applied to unselected word lines during a program operation. The properties of the word lines, such as their resistance and capacitance (RC) values, vary across the NAND memory array. By determining the RC values of the word lines across the array, the word lines can be broken into multiple zones based on these properties. The zones can then be individually assigned different ramp rates for applying a pass voltage to the unselected word lines, where a parameter for the ramp rates can be stored as a register value on the memory die.

Classes IPC  ?

  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention

75.

IN-PLACE WRITE TECHNIQUES WITHOUT ERASE IN A MEMORY DEVICE

      
Numéro d'application 17898639
Statut En instance
Date de dépôt 2022-08-30
Date de la première publication 2024-02-29
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Yang, Xiang
  • Cao, Wei

Abrégé

The memory device has a plurality of memory blocks including a plurality of memory cells arranged in a plurality of word lines. The memory device also includes control circuitry that is in communication with the plurality of memory blocks. The control circuitry is configured to receive a data write instruction. The control circuitry is further configured to program the memory cells of the memory blocks to an SLC format. In response to the data programmed to the memory cells of the memory blocks in the SLC format reaching an SLC limit prior to completion of the data write instruction, without erasing the memory cells programmed to the SLC format, the control circuitry is configured to program the memory cells of at least some of the plurality of memory blocks from the SLC format to a TLC format.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

76.

NON-VOLATILE MEMORY WITH SHARED DATA TRANSFER LATCHES

      
Numéro d'application 17900066
Statut En instance
Date de dépôt 2022-08-31
Date de la première publication 2024-02-29
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Hsu, Hua-Ling Cynthia
  • Li, Yenlung
  • Bassa, Siddarth Naga Murty
  • Sohn, Jeongduk

Abrégé

An apparatus includes a control circuit that is configured to connect to an array of non-volatile memory cells. The control circuit includes a first plurality of data latches configured to connect to non-volatile memory cells of a first plane and a second plurality of data latches configured to connect to non-volatile memory cells of a second plane. The control circuit also includes a shared data transfer data latch configured for transfer of data with the first plurality of data latches and the second plurality of data latches.

Classes IPC  ?

  • G11C 7/10 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S

77.

BONDED ASSEMBLY CONTAINING CONDUCTIVE VIA STRUCTURES EXTENDING THROUGH WORD LINES IN A STAIRCASE REGION AND METHODS FOR MAKING THE SAME

      
Numéro d'application US2023024933
Numéro de publication 2024/043968
Statut Délivré - en vigueur
Date de dépôt 2023-06-09
Date de publication 2024-02-29
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Tsutsumi, Masanori
  • Ogawa, Hiroyuki
  • Mushiga, Mitsuteru

Abrégé

A bonded assembly includes a first memory die and a logic die. The first memory die includes a first alternating stack of first insulating layers and first electrically conductive layers, first memory opening fill structures, a first stepped dielectric material portion, and first column-shaped conductive via structures including a respective conductive shaft portion vertically extending through a respective subset of the first electrically conductive layers, a respective conductive base portion, and a respective conductive capital portion contacting a horizontal surface of a respective one of the first electrically conductive layers. The logic die includes logic-side bonding pads that are bonded to the first column-shaped conductive via structures.

Classes IPC  ?

  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,
  • H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion

78.

Two-stage high speed level shifter

      
Numéro d'application 17898263
Numéro de brevet 11916549
Statut Délivré - en vigueur
Date de dépôt 2022-08-29
Date de la première publication 2024-02-27
Date d'octroi 2024-02-27
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Mathur, Shiv Harit
  • Konakalla, Sai Ravi Teja

Abrégé

Improved voltage level shifters are disclosed capable of achieving substantially higher data transfer speeds with reduced static current than existing cross-coupled voltage level shifters. The voltage level shifters disclosed herein include first stage that translates input voltage signals received from a core circuitry in a first voltage domain to intermediate output voltage signals an intermediate voltage domain, and second stage circuitry that translates the intermediate output voltage signals received from the first stage circuitry in the intermediate voltage domain to output voltage signals in a second voltage domain. The disclosed voltage level shifters are scalable to support various logic voltage levels in the second voltage domain.

Classes IPC  ?

  • H03K 19/0185 - Dispositions pour le couplage; Dispositions pour l'interface utilisant uniquement des transistors à effet de champ
  • H03K 3/037 - Circuits bistables

79.

MEMORY DEVICE CONTAINING FERROELECTRIC-SPACER-FERROELECTRIC MEMORY ELEMENTS AND METHOD OF MAKING THE SAME

      
Numéro d'application 18161439
Statut En instance
Date de dépôt 2023-01-30
Date de la première publication 2024-02-22
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Rajashekhar, Adarsh
  • Makala, Raghuveer S.
  • Sondhi, Kartik
  • Sharangpani, Rahul
  • Zhou, Fei

Abrégé

A ferroelectric memory device includes an alternating stack of insulating layers and composite layers that are interlaced along a vertical direction, a memory opening vertically extending through the alternating stack, a memory opening fill structure located in the memory opening and including a vertical semiconductor channel and an inner ferroelectric material layer including a first ferroelectric material, and a vertical stack of electrically-non-insulating material portions located between the inner ferroelectric material layer and the composite layers. Each of the composite layers includes a respective electrically conductive layer and a respective outer ferroelectric material layer including a second ferroelectric material, embedding the respective electrically conductive layer, and contacting a respective electrically-non-insulating material portion.

Classes IPC  ?

  • H10B 51/20 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur
  • H10B 51/30 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par la région noyau de mémoire

80.

THREE-DIMENSIONAL MEMORY DEVICE INCLUDING LOW-K DRAIN-SELECT-LEVEL ISOLATION STRUCTURES AND METHODS OF FORMING THE SAME

      
Numéro d'application 18386456
Statut En instance
Date de dépôt 2023-11-02
Date de la première publication 2024-02-22
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Tsutsumi, Masanori
  • Isozumi, Kazuki
  • Zhang, Peng

Abrégé

A three-dimensional memory device includes an alternating stack of insulating layers and electrically conductive layers located over a substrate. The electrically conductive layers include word-line-level electrically conductive layers and drain-select-level electrically conductive layers overlying the word-line-level electrically conductive layers. An array of memory opening fill structures is located within an array of memory openings vertically extending through the alternating stack. An encapsulated cavity vertically extends through the drain-select-level electrically conductive layers. The array of memory opening fill structures includes two rows of first memory opening fill structures that are arranged along a first horizontal direction. Each of the first memory opening fill structures includes a respective planar straight sidewall in contact with a respective portion of a pair of straight sidewalls of the encapsulated cavity.

Classes IPC  ?

  • H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
  • H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p.ex. NON-ET
  • H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U

81.

THREE-DIMENSIONAL MEMORY DEVICE CONTAINING LATERALLY-UNDULATING LATERAL ISOLATION TRENCHES AND METHODS OF FORMING THE SAME

      
Numéro d'application 18495491
Statut En instance
Date de dépôt 2023-10-26
Date de la première publication 2024-02-22
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Kashimura, Takashi
  • Kubo, Tomohiro
  • Alsmeier, Johann

Abrégé

A three-dimensional memory device includes alternating stacks of insulating layers and electrically conductive layers that laterally extending along a first horizontal direction, and laterally spaced apart along a second horizontal direction by lateral isolation trenches, memory stack structures vertically extending through a respective one of the alternating stacks; and isolation trench fill structures located in the lateral isolation trenches. At least one of the isolation trench fill structures includes a first lengthwise sidewall and a second lengthwise sidewall. The first lengthwise sidewall has a first periodic lateral undulation with a uniform pitch along the first horizontal direction. The second lengthwise sidewall has a second periodic lateral undulation with the uniform pitch along the first horizontal direction.

Classes IPC  ?

  • H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U

82.

TRANSISTOR CIRCUITS INCLUDING FRINGELESS TRANSISTORS AND METHOD OF MAKING THE SAME

      
Numéro d'application 18500623
Statut En instance
Date de dépôt 2023-11-02
Date de la première publication 2024-02-22
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Iwata, Dai
  • Kodate, Hokuto

Abrégé

A lateral extent of a gate electrode of a field effect transistor along a gate electrode direction that is perpendicular to a channel direction can be the same as a width of an underlying active region. A gate electrode of an additional field effect transistor may extend over a trench isolation structure that laterally surrounds the additional field effect transistor. Different types of electrodes may be formed by patterning a lower gate material layer and by patterning an upper gate material layer with different patterns such that patterned portions of the lower gate material layer are confined within areas of active regions, while patterned portions of the upper gate material layer extends outside of the areas of the active regions.

Classes IPC  ?

  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices

83.

MEMORY DEVICE CONTAINING COMPOSITION-CONTROLLED FERROELECTRIC MEMORY ELEMENTS AND METHOD OF MAKING THE SAME

      
Numéro d'application 17821012
Statut En instance
Date de dépôt 2022-08-19
Date de la première publication 2024-02-22
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Sharangpani, Rahul
  • Sondhi, Kartik
  • Makala, Raghuveer S.
  • Santos, Tiffany
  • Zhou, Fei
  • Nag, Joyeeta
  • Prasad, Bhagwati

Abrégé

A semiconductor memory device includes an alternating stack of insulating layers and electrically conductive layers, a memory opening vertically extending through the alternating stack, and a memory opening fill structure located in the memory opening and including a vertical stack of discrete ferroelectric material portions and a vertical semiconductor channel. In one embodiment, the discrete ferroelectric material portions include a ferroelectric alloy material of a first dielectric metal oxide material and a second dielectric metal oxide material. In another embodiment, each of the discrete ferroelectric material portions is oxygen-deficient.

Classes IPC  ?

  • H01L 27/11597 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs les électrodes de grille comprenant une couche utilisée pour ses propriétés de mémoire ferro-électrique, p.ex. semi-conducteur métal-ferro-électrique [MFS] ou semi-conducteur d’isolation métal-ferro-électrique-métal [MFMIS] caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur
  • H01L 27/11587 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs les électrodes de grille comprenant une couche utilisée pour ses propriétés de mémoire ferro-électrique, p.ex. semi-conducteur métal-ferro-électrique [MFS] ou semi-conducteur d’isolation métal-ferro-électrique-métal [MFMIS] caractérisées par la configuration vue du dessus
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

84.

MEMORY DEVICE CONTAINING COMPOSITION-CONTROLLED FERROELECTRIC MEMORY ELEMENTS AND METHOD OF MAKING THE SAME

      
Numéro d'application 17820997
Statut En instance
Date de dépôt 2022-08-19
Date de la première publication 2024-02-22
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Sondhi, Kartik
  • Sharangpani, Rahul
  • Makala, Raghuveer S.
  • Santos, Tiffany
  • Zhou, Fei
  • Nag, Joyeeta
  • Prasad, Bhagwati
  • Rajashekhar, Adarsh

Abrégé

A semiconductor memory device includes an alternating stack of insulating layers and electrically conductive layers, a memory opening vertically extending through the alternating stack, and a memory opening fill structure located in the memory opening and including a vertical stack of discrete ferroelectric material portions and a vertical semiconductor channel. In one embodiment, the discrete ferroelectric material portions include a ferroelectric alloy material of a first dielectric metal oxide material and a second dielectric metal oxide material. In another embodiment, each of the discrete ferroelectric material portions is oxygen-deficient.

Classes IPC  ?

  • H01L 27/11597 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs les électrodes de grille comprenant une couche utilisée pour ses propriétés de mémoire ferro-électrique, p.ex. semi-conducteur métal-ferro-électrique [MFS] ou semi-conducteur d’isolation métal-ferro-électrique-métal [MFMIS] caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur
  • H01L 27/1159 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs les électrodes de grille comprenant une couche utilisée pour ses propriétés de mémoire ferro-électrique, p.ex. semi-conducteur métal-ferro-électrique [MFS] ou semi-conducteur d’isolation métal-ferro-électrique-métal [MFMIS] caractérisées par la région noyau de mémoire

85.

FIELD EFFECT TRANSISTOR WITH CONTACT VIA STRUCTURES THAT ARE LATERALLY SPACED BY A SUB-LITHOGRAPHIC DISTANCE AND METHOD OF MAKING THE SAME

      
Numéro d'application 17821273
Statut En instance
Date de dépôt 2022-08-22
Date de la première publication 2024-02-22
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Onogi, Kouta
  • Yoshizawa, Kazutaka
  • Kodate, Hokuto
  • Togo, Mitsuhiro
  • Fujita, Takahito

Abrégé

A transistor includes a first active region and a second active region separated by a semiconductor channel, a gate stack structure including a gate dielectric and a gate electrode overlying the semiconductor channel, a gate contact via structure overlying and electrically connected to the gate electrode and having a top surface located in a first horizontal plane, a first active-region contact via structure overlying and electrically connected to the first active region, and having a top surface located within a second horizontal plane that underlies the first horizontal plane, a first connection line structure contacting a top surface of the first active-region contact via structure, and a first connection via structure contacting a top surface of the first connection line structure and having a top surface within the first horizontal plane.

Classes IPC  ?

  • H01L 21/8234 - Technologie MIS
  • H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
  • H01L 21/285 - Dépôt de matériaux conducteurs ou isolants pour les électrodes à partir d'un gaz ou d'une vapeur, p.ex. condensation
  • H01L 21/265 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée produisant une implantation d'ions
  • H01L 21/266 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée produisant une implantation d'ions en utilisant des masques
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 29/45 - Electrodes à contact ohmique
  • H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p.ex. structures d'interconnexions enterrées
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée

86.

DYNAMIC WORD LINE RECONFIGURATION FOR NAND STRUCTURE

      
Numéro d'application US2023024553
Numéro de publication 2024/039431
Statut Délivré - en vigueur
Date de dépôt 2023-06-06
Date de publication 2024-02-22
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Yang, Xiang
  • Li, Yenlung
  • Kai, James

Abrégé

Technology is disclosed herein reconfiguring word lines as either data word lines or dummy word lines. In a sub-block mode reconfigurable word lines are used as dummy word lines that provide electrical isolation between data word lines in a block. The block may be divided into an upper tier, a middle tier, and a lower tier, with the reconfigurable word lines within the middle tier. In a full-block mode the reconfigurable group of the word lines are used as data word lines. Because the reconfigurable word lines are used as data word lines in the full-block mode storage capacity is greater in the full-block mode than in the sub-block mode. Moreover, because the sub-blocks are smaller in size but greater in number than the full-blocks, the memory system may be provisioned with fewer blocks and still meet user storage requirements in both the full-block mode and the sub-block mode.

Classes IPC  ?

  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 8/14 - Organisation de lignes de mots; Disposition de lignes de mots
  • G11C 16/14 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p.ex. NON-ET

87.

THREE-DIMENSIONAL MEMORY DEVICE INCLUDING TRENCH BRIDGES AND METHODS OF FORMING THE SAME

      
Numéro d'application 17819081
Statut En instance
Date de dépôt 2022-08-11
Date de la première publication 2024-02-15
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s) Matsuno, Koichi

Abrégé

A three-dimensional memory device includes layer stacks each of which includes a first-tier alternating stack of first insulating layers and first electrically conductive layers and a second-tier alternating stack of second insulating layers and second electrically conductive layers separated by a backside trench. Memory opening fill structures vertically extend through a respective layer stack, and includes a respective vertical stack of memory elements and a respective vertical semiconductor channel. In one embodiment, a bridge structure spans an entire width of the backside trench such that a top surface of the bridge structure is located below a top surface of the second-tier alternating stack, and a bottom surface of the bridge structure is located above a bottom surface of the first-tier alternating stack. In another embodiment, a perforated bridge structure includes a plurality of vertically-extending openings.

Classes IPC  ?

  • H01L 27/11582 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. canaux en forme de U
  • H01L 27/11519 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par la configuration vue du dessus
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 27/11524 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
  • H01L 27/11556 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H01L 27/11565 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la configuration vue du dessus
  • H01L 27/1157 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET

88.

THREE-DIMENSIONAL MEMORY DEVICE INCLUDING TRENCH BRIDGES AND METHODS OF FORMING THE SAME

      
Numéro d'application 17819097
Statut En instance
Date de dépôt 2022-08-11
Date de la première publication 2024-02-15
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s) Matsuno, Koichi

Abrégé

A three-dimensional memory device includes layer stacks each of which includes a first-tier alternating stack of first insulating layers and first electrically conductive layers and a second-tier alternating stack of second insulating layers and second electrically conductive layers separated by a backside trench. Memory opening fill structures vertically extend through a respective layer stack, and includes a respective vertical stack of memory elements and a respective vertical semiconductor channel. In one embodiment, a bridge structure spans an entire width of the backside trench such that a top surface of the bridge structure is located below a top surface of the second-tier alternating stack, and a bottom surface of the bridge structure is located above a bottom surface of the first-tier alternating stack. In another embodiment, a perforated bridge structure includes a plurality of vertically-extending openings.

Classes IPC  ?

  • H01L 27/11582 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. canaux en forme de U
  • H01L 27/11519 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par la configuration vue du dessus
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 27/11524 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
  • H01L 27/11556 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H01L 27/1157 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
  • H01L 27/11565 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la configuration vue du dessus

89.

THREE-DIMENSIONAL MEMORY DEVICE INCLUDING TRENCH BRIDGES AND METHODS OF FORMING THE SAME

      
Numéro d'application US2023025057
Numéro de publication 2024/035487
Statut Délivré - en vigueur
Date de dépôt 2023-06-12
Date de publication 2024-02-15
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s) Matsuno, Koichi

Abrégé

A three-dimensional memory device includes layer stacks each of which includes a first-tier alternating stack of first insulating layers and first electrically conductive layers and a second-tier alternating stack of second insulating layers and second electrically conductive layers separated by a backside trench. Memory opening fill structures vertically extend through a respective layer stack, and includes a respective vertical stack of memory elements and a respective vertical semiconductor channel. In one embodiment, a bridge structure spans an entire width of the backside trench such that a top surface of the bridge structure is located below a top surface of the second-tier alternating stack, and a bottom surface of the bridge structure is located above a bottom surface of the first-tier alternating stack. In another embodiment, a perforated bridge structure includes a plurality of vertically-extending openings.

Classes IPC  ?

  • H01L 21/822 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant un semi-conducteur, en utilisant une technologie au silicium
  • H01L 21/77 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
  • H01L 21/82 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
  • H01L 21/8232 - Technologie à effet de champ

90.

NON-VOLATILE MEMORY WITH EARLY DUMMY WORD LINE RAMP DOWN AFTER PRECHARGE

      
Numéro d'application 17884929
Statut En instance
Date de dépôt 2022-08-10
Date de la première publication 2024-02-15
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Guo, Jiacen
  • Zhao, Dengtao
  • Yang, Xiang

Abrégé

Non-volatile memory cells are programmed by pre-charging channels of unselected non-volatile memory cells connected to a selected data word line, boosting the channels of unselected non-volatile memory cells connected to the selected data word line after the pre-charging and applying a program voltage pulse to selected non-volatile memory cells connected to the selected data word line while boosting. The pre-charging includes applying pre-charge voltages to one set of data word lines and dummy word line(s) as well as applying overdrive voltages to another set of data word lines connected to already programmed memory cells. At the end of the pre-charging, the dummy word lines are ramped down to a resting voltage prior to lowering the data word lines to one or more resting voltages.

Classes IPC  ?

  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/10 - Circuits de programmation ou d'entrée de données

91.

DYNAMIC WORD LINE RECONFIGURATION FOR NAND STRUCTURE

      
Numéro d'application 17888063
Statut En instance
Date de dépôt 2022-08-15
Date de la première publication 2024-02-15
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Yang, Xiang
  • Li, Yenlung
  • Kai, James

Abrégé

Technology is disclosed herein reconfiguring word lines as either data word lines or dummy word lines. In a sub-block mode reconfigurable word lines are used as dummy word lines that provide electrical isolation between data word lines in a block. The block may be divided into an upper tier, a middle tier, and a lower tier, with the reconfigurable word lines within the middle tier. In a full-block mode the reconfigurable group of the word lines are used as data word lines. Because the reconfigurable word lines are used as data word lines in the full-block mode storage capacity is greater in the full-block mode than in the sub-block mode. Moreover, because the sub-blocks are smaller in size but greater in number than the full-blocks, the memory system may be provisioned with fewer blocks and still meet user storage requirements in both the full-block mode and the sub-block mode.

Classes IPC  ?

  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/16 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement pour effacer des blocs, p.ex. des réseaux, des mots, des groupes

92.

NON-VOLATILE MEMORY WITH EARLY DUMMY WORD LINE RAMP DOWN AFTER PRECHARGE

      
Numéro d'application US2023024529
Numéro de publication 2024/035476
Statut Délivré - en vigueur
Date de dépôt 2023-06-06
Date de publication 2024-02-15
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Guo, Jiacen
  • Zhao, Dengtao
  • Yang, Xiang

Abrégé

Non-volatile memory cells are programmed by pre-charging channels of unselected non-volatile memory cells connected to a selected data word line, boosting the channels of unselected non-volatile memory cells connected to the selected data word line after the pre-charging and applying a program voltage pulse to selected non-volatile memory cells connected to the selected data word line while boosting. The pre-charging includes applying pre-charge voltages to one set of data word lines and dummy word line(s) as well as applying overdrive voltages to another set of data word lines connected to already programmed memory cells. At the end of the pre-charging, the dummy word lines are ramped down to a resting voltage prior to lowering the data word lines to one or more resting voltages.

Classes IPC  ?

  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/30 - Circuits d'alimentation
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS

93.

NON-VOLATILE MEMORY WITH NARROW AND SHALLOW ERASE

      
Numéro d'application 17882273
Statut En instance
Date de dépôt 2022-08-05
Date de la première publication 2024-02-08
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Song, Yi
  • Wang, Yanjie
  • Yuan, Jiahui

Abrégé

In a non-volatile memory, to achieve a shallow and tight erased threshold voltage distribution, a process is performed that includes erasing a group of non-volatile memory cells, identifying a first set of the bit lines that are connected to non-volatile memory cells of the group that are erased past a lower limit for erased non-volatile memory cells and identifying a second set of the bit lines that are connected to non-volatile memory cells of the group that are not erased past the lower limit for erased non-volatile memory cells, and applying programming to non-volatile memory cells connected to the first set of bit lines while inhibiting programming for non-volatile memory cells connected to the second set of bit lines.

Classes IPC  ?

  • G11C 16/16 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement pour effacer des blocs, p.ex. des réseaux, des mots, des groupes
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention

94.

NON-VOLATILE MEMORY WITH NARROW AND SHALLOW ERASE

      
Numéro d'application US2023024518
Numéro de publication 2024/030190
Statut Délivré - en vigueur
Date de dépôt 2023-06-06
Date de publication 2024-02-08
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Song, Yi
  • Wang, Yanjie
  • Yuan, Jiahui

Abrégé

In a non-volatile memory, to achieve a shallow and tight erased threshold voltage distribution, a process is performed that includes erasing a group of non-volatile memory cells, identifying a first set of the bit lines that are connected to non-volatile memory cells of the group that are erased past a lower limit for erased non-volatile memory cells and identifying a second set of the bit lines that are connected to non-volatile memory cells of the group that are not erased past the lower limit for erased non-volatile memory cells, and applying programming to non-volatile memory cells connected to the first set of bit lines while inhibiting programming for non-volatile memory cells connected to the second set of bit lines.

Classes IPC  ?

  • G11C 16/16 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement pour effacer des blocs, p.ex. des réseaux, des mots, des groupes
  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS

95.

NON-VOLATILE MEMORY WITH OPTIMIZED ERASE VERIFY SEQUENCE

      
Numéro d'application 17873617
Statut En instance
Date de dépôt 2022-07-26
Date de la première publication 2024-02-08
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Song, Yi
  • De La Rama, Lito
  • Zhu, Xiaochen

Abrégé

An erase process for a group of non-volatile memory cells comprises applying doses of erasing to the group and performing erase verify between pairs of successive doses of erasing. The time needed to complete the erase process can be reduced by optimizing the order of performing erase verify. For example, erase verify can be performed by separately performing erase verify for multiple portions of the group in order from previously determined slowest erasing portion of the group to previously determined fastest erasing portion of the group, and aborting the performing of erase verify prior to completion of erase verify for all of the portions of the group in response to a number erase errors exceeding a limit.

Classes IPC  ?

  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/16 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement pour effacer des blocs, p.ex. des réseaux, des mots, des groupes

96.

THREE-DIMENSIONAL MEMORY DEVICE CONTAINING ETCH STOP METAL PLATES FOR BACKSIDE VIA STRUCTURES AND METHODS FOR FORMING THE SAME

      
Numéro d'application 18484156
Statut En instance
Date de dépôt 2023-10-10
Date de la première publication 2024-02-01
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Yoshida, Yusuke
  • Okina, Teruo
  • Hanada, Takanori
  • Yoshida, Shigeyuki

Abrégé

A semiconductor structure includes an alternating stack of insulating layers and electrically conductive layers that is located on a front side of at least one semiconductor material layer. memory openings vertically extending through the alternating stack, memory opening fill structures located in the memory openings and including a respective vertical semiconductor channel and a respective vertical stack of memory elements, a dielectric material portion laterally offset from the alternating stack, a connection via structure vertically extending through the dielectric material portion, a metallic plate in contact with a proximal end surface of the connection via structure, and a backside contact pad in electrical contact with the metallic plate and spaced from the connection via structure by the metallic plate.

Classes IPC  ?

  • H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U

97.

THREE-DIMENSIONAL MEMORY DEVICE INCLUDING A DRAIN CONTACT ETCH-STOP DIELECTRIC LAYER AND METHODS FOR FORMING THE SAME

      
Numéro d'application 17873476
Statut En instance
Date de dépôt 2022-07-26
Date de la première publication 2024-02-01
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Nakamura, Ryo
  • Hosoda, Naohiro

Abrégé

A three-dimensional memory device includes an alternating stack of insulating layers and electrically conductive layers, a composite insulating cap layer located over the alternating stack, memory openings vertically extending through the composite insulating cap layer and the alternating stack, and memory opening fill structures located in the memory openings. Each of the memory opening fill structures includes a vertical semiconductor channel and a vertical stack of memory elements. The composite insulating layer includes a bottom insulating cap layer, a top insulating cap layer, and an etch-stop dielectric layer located between the bottom insulating cap layer and the top insulating cap layer.

Classes IPC  ?

  • H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p.ex. structures d'interconnexions enterrées
  • H01L 27/11556 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
  • H01L 27/11582 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par des agencements tridimensionnels, p.ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. canaux en forme de U

98.

EARLY DETECTION OF PROGRAMMING FAILURE FOR NON-VOLATILE MEMORY

      
Numéro d'application 17874014
Statut En instance
Date de dépôt 2022-07-26
Date de la première publication 2024-02-01
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Song, Yi
  • Puthenthermadam, Sarath
  • Yuan, Jiahui

Abrégé

An apparatus is provided that includes a block including a word line coupled to a plurality of memory cells, and a control circuit coupled to the word line. The control circuit is configured to program the plurality of memory cells by applying program pulses to the word line in a plurality of program loops, determining a first count of a number of the program loops used to complete programming a first subset of the plurality of memory cells to a first programmed state, first comparing the first count to a corresponding first lower limit and a corresponding first upper limit, and determining whether programming the plurality of memory cells has failed based on a result of the first comparing step.

Classes IPC  ?

  • G11C 29/12 - Dispositions intégrées pour les tests, p.ex. auto-test intégré [BIST]
  • G11C 11/408 - Circuits d'adressage
  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/26 - Circuits de détection ou de lecture; Circuits de sortie de données
  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention

99.

NON-VOLATILE MEMORY WITH OPTIMIZED OPERATION SEQUENCE

      
Numéro d'application 17983870
Statut En instance
Date de dépôt 2022-11-09
Date de la première publication 2024-02-01
Propriétaire SanDisk Technologies LLC (USA)
Inventeur(s)
  • Liu, Yihang
  • Zhu, Xiaochen
  • Liu, Jie
  • Puthenthermadam, Sarath
  • Yuan, Jiahui
  • Gao, Feng

Abrégé

A non-volatile memory system separately performs a memory operation for multiple sub-blocks of a block in order from previously determined slowest sub-block of the block to a previously determined faster sub-block of the block. As a slower sub-block is more likely to fail, this order of is more likely to identify a failure earlier in the process thereby saving time and reducing potential for a disturb. In some embodiments, the proposed order of operation can be used in conjunction with a programming process that concurrently programs blocks in multiple planes using completion of programming of a fastest plane to a data state as a trigger to test for program failure of other planes to the data state.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

100.

EARLY DETECTION OF PROGRAMMING FAILURE FOR NON-VOLATILE MEMORY

      
Numéro d'application US2023024396
Numéro de publication 2024/025658
Statut Délivré - en vigueur
Date de dépôt 2023-06-05
Date de publication 2024-02-01
Propriétaire SANDISK TECHNOLOGIES LLC (USA)
Inventeur(s)
  • Song, Yi
  • Puthenthermadam, Sarath
  • Yuan, Jiahui

Abrégé

An apparatus is provided that includes a block including a word line coupled to a plurality of memory cells, and a control circuit coupled to the word line. The control circuit is configured to program the plurality of memory cells by applying program pulses to the word line in a plurality of program loops, determining a first count of a number of the program loops used to complete programming a first subset of the plurality of memory cells to a first programmed state, first comparing the first count to a corresponding first lower limit and a corresponding first upper limit, and determining whether programming the plurality of memory cells has failed based on a result of the first comparing step.

Classes IPC  ?

  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 8/14 - Organisation de lignes de mots; Disposition de lignes de mots
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