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Résultats pour
 brevets
1.
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NEURAL NETWORK WEIGHT STORAGE METHOD AND READING METHOD, AND RELATED DEVICE
| Numéro d'application |
CN2022082637 |
| Numéro de publication |
2022/233195 |
| Statut |
Délivré - en vigueur |
| Date de dépôt |
2022-03-24 |
| Date de publication |
2022-11-10 |
| Propriétaire |
AZURENGINE TECHNOLOGIES ZHUHAI INC. (Chine)
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| Inventeur(s) |
- Lei, Yu
- Li, Yuan
- Zhu, Jianbin
- Fu, Yao
- Nagata, Toshio
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Abrégé
The present application provides a neural network weight storage method and reading method, and a related device. The storage method comprises: solidifying the weight of a first layer of a neural network in the static memory of a static random access memory when a system is initialized; obtaining the cumulative length of weights of respective layers of the neural network in a cyclic buffer of the static random access memory; solidifying in the static memory the weight of a target layer among the layers according to the cumulative length of weights; performing the next operation of obtaining the cumulative length of weights, and repeating multiple times the operation of obtaining the cumulative length of weights until there is no target layer among the layers; and setting the size of the cyclic buffer according to the corresponding cumulative length of weights when there is no target layer among the layers. Embodiments of the present application can solve the problems of overflow and underflow of the cyclic buffer, such that throughput of a chip is optimized, thereby reducing the power consumption and cost of the chip.
Classes IPC ?
- G06F 12/08 - Adressage ou affectation; Réadressage dans des systèmes de mémoires hiérarchiques, p.ex. des systèmes de mémoire virtuelle
- G06N 3/06 - Réalisation physique, c. à d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone
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2.
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Reconfigurable Parallel Processing
| Numéro d'application |
17547668 |
| Statut |
En instance |
| Date de dépôt |
2021-12-10 |
| Date de la première publication |
2022-03-31 |
| Propriétaire |
AzurEngine Technologies Zhuhai Inc. (Chine)
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| Inventeur(s) |
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Abrégé
Processors, systems and methods are provided for thread level parallel processing. A processor may comprise a plurality of processing elements (PEs) that each may comprise a configuration buffer, a sequencer coupled to the configuration buffer of each of the plurality of PEs and configured to distribute one or more PE configurations to the plurality of PEs, and a gasket memory coupled to the plurality of PEs and being configured to store at least one PE execution result to be used by at least one of the plurality of PEs during a next PE configuration.
Classes IPC ?
- G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
- G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
- G06F 9/445 - Chargement ou démarrage de programme
- G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
- G06F 12/0815 - Protocoles de cohérence de mémoire cache
- G06F 9/34 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat
- G06F 9/38 - Exécution simultanée d'instructions
- G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
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3.
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Reconfigurable parallel processing
| Numéro d'application |
16569749 |
| Numéro de brevet |
11226927 |
| Statut |
Délivré - en vigueur |
| Date de dépôt |
2019-09-13 |
| Date de la première publication |
2021-12-09 |
| Date d'octroi |
2022-01-18 |
| Propriétaire |
AZURENGINE TECHNOLOGIES ZHUHAI INC. (Chine)
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| Inventeur(s) |
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Abrégé
Processors, systems and methods are provided for thread level parallel processing. A processor may comprise a plurality of processing elements (PEs) that each may comprise a configuration buffer, a sequencer coupled to the configuration buffer of each of the plurality of PEs and configured to distribute one or more PE configurations to the plurality of PEs, and a gasket memory coupled to the plurality of PEs and being configured to store at least one PE execution result to be used by at least one of the plurality of PEs during a next PE configuration.
Classes IPC ?
- G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
- G06F 9/445 - Chargement ou démarrage de programme
- G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
- G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
- G06F 12/0815 - Protocoles de cohérence de mémoire cache
- G06F 9/34 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat
- G06F 9/38 - Exécution simultanée d'instructions
- G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
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4.
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Reconfigurable parallel processing with various reconfigurable units to form two or more physical data paths and routing data from one physical data path to a gasket memory to be used in a future physical data path as input
| Numéro d'application |
16932039 |
| Numéro de brevet |
11176085 |
| Statut |
Délivré - en vigueur |
| Date de dépôt |
2020-07-17 |
| Date de la première publication |
2021-02-18 |
| Date d'octroi |
2021-11-16 |
| Propriétaire |
AZURENGINE TECHNOLOGIES ZHUHAI INC. (Chine)
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| Inventeur(s) |
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Abrégé
Processors, systems and methods are provided for thread level parallel processing. A processor may comprise a plurality of processing elements (PEs) that each may comprise a configuration buffer, a sequencer coupled to the configuration buffer of each of the plurality of PEs and configured to distribute one or more PE configurations to the plurality of PEs, and a gasket memory coupled to the plurality of PEs and being configured to store at least one PE execution result to be used by at least one of the plurality of PEs during a next PE configuration.
Classes IPC ?
- G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
- G06F 9/34 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat
- G06F 9/38 - Exécution simultanée d'instructions
- G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
- G06F 9/445 - Chargement ou démarrage de programme
- G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
- G06F 12/0815 - Protocoles de cohérence de mémoire cache
- G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
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5.
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Reconfigurable parallel processing with a temporary data storage coupled to a plurality of processing elements (PES) to store a PE execution result to be used by a PE during a next PE configuration
| Numéro d'application |
16931993 |
| Numéro de brevet |
11182336 |
| Statut |
Délivré - en vigueur |
| Date de dépôt |
2020-07-17 |
| Date de la première publication |
2021-01-21 |
| Date d'octroi |
2021-11-23 |
| Propriétaire |
AZURENGINE TECHNOLOGIES ZHUHAI INC. (Chine)
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| Inventeur(s) |
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Abrégé
Processors, systems and methods are provided for thread level parallel processing. A processor may comprise a plurality of processing elements (PEs) that each may comprise a configuration buffer, a sequencer coupled to the configuration buffer of each of the plurality of PEs and configured to distribute one or more PE configurations to the plurality of PEs, and a gasket memory coupled to the plurality of PEs and being configured to store at least one PE execution result to be used by at least one of the plurality of PEs during a next PE configuration.
Classes IPC ?
- G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
- G06F 9/34 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat
- G06F 9/38 - Exécution simultanée d'instructions
- G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
- G06F 9/445 - Chargement ou démarrage de programme
- G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
- G06F 12/0815 - Protocoles de cohérence de mémoire cache
- G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
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6.
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Shared memory access for reconfigurable parallel processor using a plurality of memory ports each comprising an address calculation unit
| Numéro d'application |
16930472 |
| Numéro de brevet |
11182334 |
| Statut |
Délivré - en vigueur |
| Date de dépôt |
2020-07-16 |
| Date de la première publication |
2020-12-03 |
| Date d'octroi |
2021-11-23 |
| Propriétaire |
AZURENGINE TECHNOLOGIES ZHUHAI INC. (Chine)
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| Inventeur(s) |
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Abrégé
Processors, systems and methods are provided for thread level parallel processing. A processor may comprise a plurality of processing elements (PEs) each having a plurality of arithmetic logic units (ALUs) that are configured to execute a same instruction in parallel threads and a plurality of memory ports (MPs) for the plurality of PEs to access a memory unit. Each of the plurality of MPs may comprise an address calculation unit configured to generate respective memory addresses for each thread to access a common area in the memory unit.
Classes IPC ?
- G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
- G06F 9/34 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat
- G06F 9/38 - Exécution simultanée d'instructions
- G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
- G06F 9/445 - Chargement ou démarrage de programme
- G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
- G06F 12/0815 - Protocoles de cohérence de mémoire cache
- G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
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7.
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Circular reconfiguration for reconfigurable parallel processor using a plurality of memory ports coupled to a commonly accessible memory unit
| Numéro d'application |
16931546 |
| Numéro de brevet |
11182335 |
| Statut |
Délivré - en vigueur |
| Date de dépôt |
2020-07-17 |
| Date de la première publication |
2020-12-03 |
| Date d'octroi |
2021-11-23 |
| Propriétaire |
AZURENGINE TECHNOLOGIES ZHUHAI INC. (Chine)
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| Inventeur(s) |
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Abrégé
Processors, systems and methods are provided for thread level parallel processing. A processor may comprise a plurality of reconfigurable units that may include a plurality of processing elements (PEs) and a plurality of memory ports (MPs) for the plurality of PEs to access a memory unit. Each of the plurality of reconfigurable units may comprise a configuration buffer and a reconfiguration counter. The processor may further comprise a sequencer coupled to the configuration buffer of each of the plurality of reconfigurable units and configured to distribute a plurality of configurations to the plurality of reconfigurable units for the plurality of PEs and the plurality of MPs to execute a sequence of instructions.
Classes IPC ?
- G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
- G06F 9/34 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat
- G06F 9/38 - Exécution simultanée d'instructions
- G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
- G06F 9/445 - Chargement ou démarrage de programme
- G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
- G06F 12/0815 - Protocoles de cohérence de mémoire cache
- G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
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8.
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Private memory access for reconfigurable parallel processor using a plurality of memory ports each comprising an address calculation unit
| Numéro d'application |
16906352 |
| Numéro de brevet |
11182333 |
| Statut |
Délivré - en vigueur |
| Date de dépôt |
2020-06-19 |
| Date de la première publication |
2020-11-12 |
| Date d'octroi |
2021-11-23 |
| Propriétaire |
AZURENGINE TECHNOLOGIES ZHUHAI INC. (Chine)
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| Inventeur(s) |
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Abrégé
Processors, systems and methods are provided for thread level parallel processing. A processor may comprise a plurality of processing elements (PEs) and a plurality of memory ports (MPs) for the plurality of PEs to access a memory unit. Each PE may have a plurality of arithmetic logic units (ALUs) that are configured to execute a same instruction in parallel threads. Each of the plurality of MPs may comprise an address calculation unit configured to generate respective memory addresses for each thread to access a different memory bank in the memory unit.
Classes IPC ?
- G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
- G06F 9/34 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat
- G06F 9/38 - Exécution simultanée d'instructions
- G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
- G06F 9/445 - Chargement ou démarrage de programme
- G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
- G06F 12/0815 - Protocoles de cohérence de mémoire cache
- G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
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9.
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Circular reconfiguration for a reconfigurable parallel processor using a plurality of chained memory ports
| Numéro d'application |
15919709 |
| Numéro de brevet |
10776311 |
| Statut |
Délivré - en vigueur |
| Date de dépôt |
2018-03-13 |
| Date de la première publication |
2018-09-20 |
| Date d'octroi |
2020-09-15 |
| Propriétaire |
AzurEngine Technologies Zhuhai Inc. (Chine)
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| Inventeur(s) |
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Abrégé
Processors, systems and methods are provided for thread level parallel processing. A processor may comprise a plurality of reconfigurable units that may include a plurality of processing elements (PEs) and a plurality of memory ports (MPs) for the plurality of PEs to access a memory unit. Each of the plurality of reconfigurable units may comprise a configuration buffer and a reconfiguration counter. The processor may further comprise a sequencer coupled to the configuration buffer of each of the plurality of reconfigurable units and configured to distribute a plurality of configurations to the plurality of reconfigurable units for the plurality of PEs and the plurality of MPs to execute a sequence of instructions.
Classes IPC ?
- G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
- G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
- G06F 9/445 - Chargement ou démarrage de programme
- G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
- G06F 12/0815 - Protocoles de cohérence de mémoire cache
- G06F 9/34 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat
- G06F 9/38 - Exécution simultanée d'instructions
- G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
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10.
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Private memory access for a reconfigurable parallel processor using a plurality of chained memory ports
| Numéro d'application |
15919727 |
| Numéro de brevet |
10733139 |
| Statut |
Délivré - en vigueur |
| Date de dépôt |
2018-03-13 |
| Date de la première publication |
2018-09-20 |
| Date d'octroi |
2020-08-04 |
| Propriétaire |
AzurEngine Technologies Zhuhai Inc. (Chine)
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| Inventeur(s) |
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Abrégé
Processors, systems and methods are provided for thread level parallel processing. A processor may comprise a plurality of processing elements (PEs) and a plurality of memory ports (MPs) for the plurality of PEs to access a memory unit. Each PE may have a plurality of arithmetic logic units (ALUs) that are configured to execute a same instruction in parallel threads. Each of the plurality of MPs may comprise an address calculation unit configured to generate respective memory addresses for each thread to access a different memory bank in the memory unit.
Classes IPC ?
- G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
- G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
- G06F 9/445 - Chargement ou démarrage de programme
- G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
- G06F 12/0815 - Protocoles de cohérence de mémoire cache
- G06F 9/34 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat
- G06F 9/38 - Exécution simultanée d'instructions
- G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
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11.
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Shared memory access for a reconfigurable parallel processor with a plurality of chained memory ports
| Numéro d'application |
15919752 |
| Numéro de brevet |
10776312 |
| Statut |
Délivré - en vigueur |
| Date de dépôt |
2018-03-13 |
| Date de la première publication |
2018-09-20 |
| Date d'octroi |
2020-09-15 |
| Propriétaire |
AzurEngine Technologies Zhuhai Inc. (Chine)
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| Inventeur(s) |
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Abrégé
Processors, systems and methods are provided for thread level parallel processing. A processor may comprise a plurality of processing elements (PEs) each having a plurality of arithmetic logic units (ALUs) that are configured to execute a same instruction in parallel threads and a plurality of memory ports (MPs) for the plurality of PEs to access a memory unit. Each of the plurality of MPs may comprise an address calculation unit configured to generate respective memory addresses for each thread to access a common area in the memory unit.
Classes IPC ?
- G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
- G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
- G06F 9/445 - Chargement ou démarrage de programme
- G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
- G06F 12/0815 - Protocoles de cohérence de mémoire cache
- G06F 9/34 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat
- G06F 9/38 - Exécution simultanée d'instructions
- G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
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12.
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Static shared memory access with one piece of input data to be reused for successive execution of one instruction in a reconfigurable parallel processor
| Numéro d'application |
15919774 |
| Numéro de brevet |
10956360 |
| Statut |
Délivré - en vigueur |
| Date de dépôt |
2018-03-13 |
| Date de la première publication |
2018-09-20 |
| Date d'octroi |
2021-03-23 |
| Propriétaire |
AZURENGINE TECHNOLOGIES ZHUHAI INC. (Chine)
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| Inventeur(s) |
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Abrégé
Processors, systems and methods are provided for thread level parallel processing. A processor may comprise a plurality of processing elements (PEs) that each may comprise an arithmetic logic unit (ALU), a data buffer associated with the ALU, and an indicator associated with the data buffer to indicate whether a piece of data inside the data buffer is to be reused for repeated execution of a same instruction as a pipeline stage.
Classes IPC ?
- G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
- G06F 9/34 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat
- G06F 9/38 - Exécution simultanée d'instructions
- G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
- G06F 9/445 - Chargement ou démarrage de programme
- G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
- G06F 12/0815 - Protocoles de cohérence de mémoire cache
- G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
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13.
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RECONFIGURABLE PARALLEL PROCESSING
| Numéro d'application |
US2018022106 |
| Numéro de publication |
2018/169911 |
| Statut |
Délivré - en vigueur |
| Date de dépôt |
2018-03-13 |
| Date de publication |
2018-09-20 |
| Propriétaire |
AZURENGINE TECHNOLOGIES ZHUHAI INC. (Chine)
|
| Inventeur(s) |
|
Abrégé
Processors, systems and methods are provided for thread level parallel processing. A processor may comprise a plurality of processing elements (PEs) that each may comprise a configuration buffer, a sequencer coupled to the configuration buffer of each of the plurality of PEs and configured to distribute one or more PE configurations to the plurality of PEs, and a gasket memory coupled to the plurality of PEs and being configured to store at least one PE execution result to be used by at least one of the plurality of PEs during a next PE configuration.
Classes IPC ?
- G06F 15/00 - TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES Équipement de traitement de données en général
- G06F 15/76 - Architectures de calculateurs universels à programmes enregistrés
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14.
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Reconfigurable parallel processor with a plurality of chained memory ports
| Numéro d'application |
15919681 |
| Numéro de brevet |
10776310 |
| Statut |
Délivré - en vigueur |
| Date de dépôt |
2018-03-13 |
| Date de la première publication |
2018-09-20 |
| Date d'octroi |
2020-09-15 |
| Propriétaire |
AzurEngine Technologies Zhuhai Inc. (Chine)
|
| Inventeur(s) |
|
Abrégé
Processors, systems and methods are provided for thread level parallel processing. A processor may comprise a plurality of processing elements (PEs) that each may comprise a configuration buffer, a sequencer coupled to the configuration buffer of each of the plurality of PEs and configured to distribute one or more PE configurations to the plurality of PEs, and a gasket memory coupled to the plurality of PEs and being configured to store at least one PE execution result to be used by at least one of the plurality of PEs during a next PE configuration.
Classes IPC ?
- G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
- G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
- G06F 9/445 - Chargement ou démarrage de programme
- G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
- G06F 12/0815 - Protocoles de cohérence de mémoire cache
- G06F 9/34 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat
- G06F 9/38 - Exécution simultanée d'instructions
- G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
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