Intel Corporation

États‑Unis d’Amérique

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Type PI
        Brevet 48 198
        Marque 464
Juridiction
        États-Unis 29 777
        International 18 611
        Canada 153
        Europe 121
Propriétaire / Filiale
[Owner] Intel Corporation 45 977
Intel IP Corporation 2 200
McAfee, Inc. 274
Intel Mobile Communications GmbH 51
Soft Machines, Inc. 44
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Date
Nouveautés (dernières 4 semaines) 375
2023 janvier (MACJ) 159
2022 décembre 438
2022 novembre 179
2022 octobre 266
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Classe IPC
G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions 2 470
H04L 29/06 - Commande de la communication; Traitement de la communication caractérisés par un protocole 1 985
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide 1 630
G06F 9/38 - Exécution simultanée d'instructions 1 535
H04L 5/00 - Dispositions destinées à permettre l'usage multiple de la voie de transmission 1 456
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Classe NICE
09 - Appareils et instruments scientifiques et électriques 405
42 - Services scientifiques, technologiques et industriels, recherche et conception 135
41 - Éducation, divertissements, activités sportives et culturelles 44
38 - Services de télécommunications 41
35 - Publicité; Affaires commerciales 29
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Statut
En Instance 6 765
Enregistré / En vigueur 41 897
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1.

METHODS, SYSTEMS, ARTICLES OF MANUFACTURE AND APPARATUS TO MANAGE A SELF-ADAPTIVE HETEROGENEOUS EMERGENCY NETWORK (SHEN)

      
Numéro d'application 17957987
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Smith, Ned M.
  • Guim Bernat, Francesc
  • Jha, Satish
  • Sharma Banjade, Vesh Raj
  • Merwaday, Arvind
  • Alam, S M Iftekharul
  • Maciocco, Christian
  • Doshi, Kshitij Arun
  • Mao, Wei
  • Vannithamby, Rath
  • Srikanteswara, Srikathyayani
  • Zhang, Yi
  • Feng, Hao
  • Himayat, Nageen
  • Nikopour, Hosein
  • Yang, Liuyang
  • Sivanesan, Kathiravetpillai
  • Bachmutsky, Alexander

Abrégé

Methods, apparatus, systems, and articles of manufacture are disclosed to manage a self-adaptive heterogeneous emergency network. An example apparatus to establish recovery nodes includes failure detection circuitry to determine a node initiated a reset procedure, override circuitry to suppress a native recovery procedure of the node, formation circuitry to initiate a heterogeneous recovery procedure, and trust circuitry to measure a root of trust of the node. Further, the example apparatus instantiates the formation circuitry further to broadcast heterogeneous recovery packets, and activate listener ports for responses to the heterogeneous recovery packets.

Classes IPC  ?

  • G06F 11/20 - Détection ou correction d'erreur dans une donnée par redondance dans le matériel en utilisant un masquage actif du défaut, p.ex. en déconnectant les éléments défaillants ou en insérant des éléments de rechange

2.

TRANSACTIONAL MEMORY SUPPORT FOR COMPUTE EXPRESS LINK (CXL) DEVICES

      
Numéro d'application 17957735
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Willhalm, Thomas J.
  • Guim Bernat, Francesc
  • Kumar, Karthik
  • Carranza, Marcos E.

Abrégé

In one embodiment, an apparatus couples to a host processor over a Compute Express Link (CXL)-based link. The apparatus includes a transaction queue to queue memory transactions to be completed in an addressable memory coupled to the apparatus, a transaction cache, conflict detection circuitry to determine whether a conflict exists between memory transactions, and transaction execution circuitry. The transaction execution circuitry may access a transaction from the transaction queue, the transaction to implement one or more memory operations in the memory, store data from the memory to be accessed by the transaction operations in the transaction cache, execute operations of the transaction, including modifying data from the memory location stored in the transaction cache, and based on completion of the transaction, cause the modified data from the transaction cache to be stored in the memory.

Classes IPC  ?

  • G06F 13/42 - Protocole de transfert pour bus, p.ex. liaison; Synchronisation
  • G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
  • G06F 9/46 - Dispositions pour la multiprogrammation

3.

METHODS AND APPARATUS TO DETECT A COMPATIBLE PORT

      
Numéro d'application 17955370
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Thite, Yogesh
  • Mulgund, Prabhanjan

Abrégé

Methods, apparatus, systems, and articles of manufacture are disclosed detection circuitry including an inductor and a capacitor; and controller circuitry coupled to the detection circuitry, the controller circuitry configured to: generate a voltage pulse; supply the voltage pulse to the detection circuitry; monitor a characteristic of a detection output of the detection circuitry in response to the voltage pulse; determine a variation in the detection output based on a comparison of the characteristic of the detection output to a threshold value; and determine a type of connector in proximity to the detection circuitry based on the variation.

Classes IPC  ?

  • G01R 31/66 - Test de connexions, p.ex. de fiches de prises de courant ou de raccords non déconnectables
  • G01R 19/165 - Indication de ce qu'un courant ou une tension est, soit supérieur ou inférieur à une valeur prédéterminée, soit à l'intérieur ou à l'extérieur d'une plage de valeurs prédéterminée
  • G01R 23/02 - Dispositions pour procéder à la mesure de fréquences, p.ex. taux de répétition d'impulsions; Dispositions pour procéder à la mesure de la période d'un courant ou d'une tension

4.

SYSTEMS AND METHODS TO REDUCE ACCIDENTAL TOUCH ACTIONS ON A TOUCHSCREEN

      
Numéro d'application 17956049
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Yoder, James M.
  • Ghosh, Prosenjit
  • Maslov, Jordan
  • Mishra, Surya Pratap
  • Hsu, Tsung-Hsing

Abrégé

Systems and methods to reduce accidental touch actions on a touchscreen are disclosed herein. An example electronic device includes a body including a first body portion and a second body portion that is movable relative to the first body portion. The first and second body portions are movable between a folded configuration and an unfolded configuration. The electronic device includes a touchscreen carried by the body, a sensor carried by the body, machine readable instructions, and processor circuitry to be programmed by the machine readable instructions. The processor circuitry is to determine, based on sensor data from the sensor, the body is being folded or unfolded, detect a touch on the touchscreen, and prevent a touch action corresponding to the touch based on the determination the body is being folded or unfolded.

Classes IPC  ?

  • G06F 3/0488 - Techniques d’interaction fondées sur les interfaces utilisateur graphiques [GUI] utilisant des caractéristiques spécifiques fournies par le périphérique d’entrée, p.ex. des fonctions commandées par la rotation d’une souris à deux capteurs, ou par la nature du périphérique d’entrée, p.ex. des gestes en fonction de la pression exer utilisant un écran tactile ou une tablette numérique, p.ex. entrée de commandes par des tracés gestuels
  • G06F 3/041 - Numériseurs, p.ex. pour des écrans ou des pavés tactiles, caractérisés par les moyens de transduction
  • G06F 1/16 - TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES - Détails non couverts par les groupes et - Détails ou dispositions de structure

5.

ACOUSTIC NOISE SUPPRESSING HEAT EXCHANGERS

      
Numéro d'application 17903278
Statut En instance
Date de dépôt 2022-09-06
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Kapila, Smit
  • Raju, Prakash Kurma
  • Srivastav, Abhishek
  • Pichumani, Prasanna
  • Kanivihalli, Raghavendra Subramanya Setty

Abrégé

A noise suppressing heat exchanger (also referred to as heat sink) includes a plurality of heat dissipating fins formed with baffles. The baffles suppress noise from a fan by slowing air flow and creating internal reflections within the heat exchanger that reflect noise away from the air flow path, absorbing sound energy and potentially setting up standing waves which dissipate noise via destructive interference. Other embodiments may be described and/or claimed.

Classes IPC  ?

  • H05K 7/20 - Modifications en vue de faciliter la réfrigération, l'aération ou le chauffage
  • G06F 1/20 - Moyens de refroidissement
  • G10K 11/16 - Procédés ou dispositifs de protection contre le bruit ou les autres ondes acoustiques ou pour amortir ceux-ci, en général

6.

THERMAL MANAGEMENT SYSTEMS HAVING PRESTRESSED BIASING ELEMENTS AND RELATED METHODS

      
Numéro d'application 17710822
Statut En instance
Date de dépôt 2022-03-31
Date de la première publication 2023-01-26
Propriétaire The Intel Corporation (USA)
Inventeur(s)
  • Paavola, Juha
  • Huttula, Justin M.
  • Peterson, Jerrod
  • Mceuen, Shawn
  • Stevens, Kerry A.

Abrégé

Thermal management systems having pre-stressed biasing elements and related methods are disclosed. An example electronic component includes a circuit board, a processor coupled to the circuit board, and a thermally conductive structure positioned adjacent the processor. The thermally conductive structure is to dissipate heat generated by the processor. The electronic component includes a pre-stressed biasing element coupled to the thermally conductive structure and positioned between the processor and the thermally conductive structure. The pre-stressed biasing element is pre-stressed prior to attachment to the thermally conductive structure and the circuit board.

Classes IPC  ?

  • G06F 1/20 - Moyens de refroidissement
  • H05K 7/20 - Modifications en vue de faciliter la réfrigération, l'aération ou le chauffage

7.

INTEGRATED CIRCUIT PACKAGE HAVING WIREBONDED MULTI-DIE STACK

      
Numéro d'application 17958298
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-26
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Meyer, Thorsten
  • Jaervinen, Pauli
  • Patten, Richard

Abrégé

Embodiments of the present disclosure are directed towards an integrated circuit (IC) package including a first die at least partially embedded in a first encapsulation layer and a second die at least partially embedded in a second encapsulation layer. The first die may have a first plurality of die-level interconnect structures disposed at a first side of the first encapsulation layer. The IC package may also include a plurality of electrical routing features at least partially embedded in the first encapsulation layer and configured to route electrical signals between a first and second side of the first encapsulation layer. The second side may be disposed opposite to the first side. The second die may have a second plurality of die-level interconnect structures that may be electrically coupled with at least a subset of the plurality of electrical routing features by bonding wires.

Classes IPC  ?

  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 23/49 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes formées de structures soudées du type fils de connexion
  • H01L 21/56 - Capsulations, p.ex. couches de capsulation, revêtements
  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 25/07 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 23/31 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par leur disposition
  • H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

8.

CRYPTOGRAPHIC COMPUTING IN MULTITENANT ENVIRONMENTS

      
Numéro d'application 17791000
Statut En instance
Date de dépôt 2020-12-26
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Durham, David M.
  • Lemay, Michael D.
  • Sultana, Salmin
  • Grewal, Karanvir S.
  • Kounavis, Michael E.
  • Deutsch, Sergej
  • Weiler, Andrew James
  • Basak, Abhishek
  • Baum, Dan
  • Ghosh, Santosh

Abrégé

A processor, a system, a machine readable medium, and a method. The processor comprises first circuitry to: encrypt a first code image using a first code key; load the encrypted first code image into a memory area allocated in memory for the first code image by an operating system miming on the processor; and send to the operating system a substitute key that corresponds to the first code key, wherein the first code key is concealed from the operating system; and an instruction cache including control circuitry; and second circuitry coupled to the instruction cache, the second circuitry to: receive the substitute key from the operating system; in response to a first request from the operating system to execute the first code image to instantiate a first process, perform a first cryptographic function using a hardware key to generate the first code key from the substitute key; and program the control circuitry of the instruction cache with the first code key to enable the first code image to be decrypted using the first code key.

Classes IPC  ?

  • G06F 21/60 - Protection de données
  • G06F 21/79 - Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur pour assurer la sécurité du stockage de données dans les supports de stockage à semi-conducteurs, p.ex. les mémoires adressables directement
  • G06F 21/54 - Contrôle des usagers, programmes ou dispositifs de préservation de l’intégrité des plates-formes, p.ex. des processeurs, des micrologiciels ou des systèmes d’exploitation au stade de l’exécution du programme, p.ex. intégrité de la pile, débordement de tampon ou prévention d'effacement involontaire de données par ajout de routines ou d’objets de sécurité aux programmes

9.

Techniques For Increasing Activation Sparsity In Artificial Neural Networks

      
Numéro d'application 17953637
Statut En instance
Date de dépôt 2022-09-27
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Tunali, Nihat
  • Raha, Arnab
  • Pasca, Bogdan
  • Langhammer, Martin
  • Wu, Michael
  • Mathaikutty, Deepak

Abrégé

A method for implementing an artificial neural network in a computing system that comprises performing a compute operation using an input activation and a weight to generate an output activation, and modifying the output activation using a noise value to increase activation sparsity.

Classes IPC  ?

  • G06N 3/04 - Architecture, p.ex. topologie d'interconnexion
  • G06N 3/08 - Méthodes d'apprentissage

10.

EXTREME HIGH THROUGHPUT SIGNALING STRUCTURE

      
Numéro d'application 17858796
Statut En instance
Date de dépôt 2022-07-06
Date de la première publication 2023-01-26
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Chen, Xiaogang
  • Li, Qinghua
  • Kenney, Thomas J.
  • Jiang, Feng
  • Cariou, Laurent
  • Avital, Ziv
  • Kojokaro, Chen
  • Stacey, Robert

Abrégé

This disclosure describes systems, methods, and devices related to an extreme high throughput (EHT) signaling structure. A device may establish a communication channel with one or more station devices (STAs). The device may generate an extreme high throughput signal field (EHT-SIG) of a header, wherein the EHT-SIG field comprises information associated with resource allocations (RUs). The device may generate a frame comprising the header. The device may assign a first RU to a first station device. The device may assign a second RU to the first station device, wherein the first RU or the second RU is an aggregation of a 26-tome RU and a neighboring RU. The device may cause to send the frame to the first station device.

Classes IPC  ?

  • H04W 28/06 - Optimisation, p.ex. compression de l'en-tête, calibrage des informations
  • H04L 5/00 - Dispositions destinées à permettre l'usage multiple de la voie de transmission
  • H04W 72/04 - Affectation de ressources sans fil
  • H04W 76/10 - Gestion de la connexion Établissement de la connexion

11.

BATCH SCHEDULING FUNCTION CALLS OF A TRANSACTIONAL APPLICATION PROGRAMMING INTERFACE (API) PROTOCOL

      
Numéro d'application 17954966
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Grecco, Joseph
  • Bhavani Venkatesan, Mukesh Gangadhar
  • M, Hariharan

Abrégé

Embodiments described herein are generally directed to improving performance of a transactional API protocol by batch scheduling data dependent functions. In an example, a prescribed sequence of function calls associated with a transactional application programming interface (API) is received that is to be carried out by an executer (e.g., a compute service or a second processing resource remote from a first processing resource with which an application is associated) to perform an atomic unit of work on behalf of the application. Transport latency over an interconnect between the application and the executer is reduced by: (i) creating a batch representing the prescribed sequence of function calls in a form of a list of function descriptors in which variable arguments of the prescribed sequence of function calls are replaced with corresponding global memory references; and (ii) transmitting the batch via the interconnect as a single message.

Classes IPC  ?

12.

PERFORMING GLOBAL MEMORY ATOMICS IN A PRIVATE CACHE OF A SUB-CORE OF A GRAPHICS PROCESSING UNIT

      
Numéro d'application 17379121
Statut En instance
Date de dépôt 2021-07-19
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Ray, Joydeep
  • Shinde, Prathamesh Raghunath
  • Qi, Yue
  • Appu, Abhishek R.
  • Tian, Xinmin
  • Ranganathan, Vasanth
  • Ashbaugh, Ben J.

Abrégé

Embodiments are directed to systems and methods for performing global memory atomics in a private cache of a sub-core of a GPU. An embodiment of a GPU includes multiple sub-cores each including a load/store pipeline. The load/store pipeline is operable to receive information specifying an atomic operation to be performed within a primary data cache of the load/store pipeline. The load/store pipeline is also operable to read data to be modified by the atomic operation into the primary data cache from a memory hierarchy shared by the multiple sub-cores. The load/store pipeline is further operable to produce an atomic result of the atomic operation by modifying the data within the primary data cache based on the atomic operation.

Classes IPC  ?

  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions

13.

DETERMINING EXTERNAL DISPLAY ORIENTATION USING ULTRASOUND TIME OF FLIGHT

      
Numéro d'application 17957816
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Lin, Xintian
  • Almada, Matias
  • Li, Qinghua

Abrégé

Apparatuses, methods and storage medium associated with identifying a physical distance using audio channels are disclosed herein. In embodiments, an apparatus may include at least one speaker and microphone associated with an audio channel, which may be of a plurality of audio channels. The apparatus may include circuitry to identify an amount of time between times of transmission of a first ultrasonic signal, and receipt of a second ultrasonic signal received via the microphone. The second ultrasonic signal may be transmitted by an external device, which also may provide a time between receipt of the first signal and transmission of the second signal. The amount of time may be usable to determine a physical distance between the apparatus and the external device. Other embodiments may be disclosed or claimed.

Classes IPC  ?

  • G01S 5/26 - Position d'un récepteur obtenue par coordination de plusieurs lignes de position définies par des mesures de différence de parcours

14.

SEMI-SUPERVISED VIDEO TEMPORAL ACTION RECOGNITION AND SEGMENTATION

      
Numéro d'application 17936941
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Biswas, Sovan
  • Rhodes, Anthony
  • Manuvinakurike, Ramesh
  • Raffa, Giuseppe
  • Beckwith, Richard

Abrégé

Systems, apparatuses, and methods include technology that generates final frame predictions for a first plurality of frames of a video, where the first plurality of frames is associated with unlabeled data. The technology predicts an ordered list of actions for the first plurality of frames based on the final frame predictions, and temporally aligning the ordered list of actions to the final frame predictions to generate labels.

Classes IPC  ?

  • G06V 20/40 - RECONNAISSANCE OU COMPRÉHENSION D’IMAGES OU DE VIDÉOS Éléments spécifiques à la scène dans le contenu vidéo
  • G06V 20/70 - RECONNAISSANCE OU COMPRÉHENSION D’IMAGES OU DE VIDÉOS Éléments spécifiques à la scène Étiquetage du contenu de scène, p.ex. en tirant des représentations syntaxiques ou sémantiques
  • G06V 10/776 - Dispositions pour la reconnaissance ou la compréhension d’images ou de vidéos utilisant la reconnaissance de formes ou l’apprentissage automatique utilisant l’intégration et la réduction de données, p.ex. analyse en composantes principales [PCA] ou analyse en composantes indépendantes [ ICA] ou cartes auto-organisatrices [SOM]; Séparation aveugle de source Évaluation des performances
  • G06V 10/774 - Dispositions pour la reconnaissance ou la compréhension d’images ou de vidéos utilisant la reconnaissance de formes ou l’apprentissage automatique utilisant l’intégration et la réduction de données, p.ex. analyse en composantes principales [PCA] ou analyse en composantes indépendantes [ ICA] ou cartes auto-organisatrices [SOM]; Séparation aveugle de source méthodes de Bootstrap, p.ex. "bagging” ou “boosting”
  • G06V 10/94 - Architectures logicielles ou matérielles spécialement adaptées à la compréhension d’images ou de vidéos

15.

TECHNOLOGIES FOR OVERLAY COMPONENTS FOR A COMPUTE DEVICE

      
Numéro d'application 17957420
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Hanchate, Mallari C.
  • Ranade, Amruta
  • Masti, Sandeep
  • Kurma Raju, Prakash
  • Alva, Samarth

Abrégé

Techniques for overlay surfaces for compute devices are disclosed. In one embodiment, an overlay surface on a base portion of a compute device can be moved from a folded or closed position (in which it does not cover the keyboard) to an unfolded or open position (in which it covers part of the keyboard). The base portion includes a touch sensor that allows the overlay surface to be used as a touch surface. In another embodiment, an overlay surface of a compute device is movable from one position adjacent a display of the compute device to another position adjacent a base of the compute device. The overlay surface is electrically switchable from a transparent state to an opaque state, allowing the display to be seen through it in one position and allowing it to be used as an opaque drawing surface in another position.

Classes IPC  ?

  • H05K 5/03 - Couvercles ou capots
  • H05K 5/02 - Enveloppes, coffrets ou tiroirs pour appareils électriques - Détails
  • G06F 1/16 - TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES - Détails non couverts par les groupes et - Détails ou dispositions de structure

16.

SOURCE/DRAIN CONTACTS FOR NON-PLANAR TRANSISTORS

      
Numéro d'application 17958302
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Pradhan, Sameer S.
  • Joshi, Subhash M.
  • Chun, Jin-Sung

Abrégé

The present description relates to the field of fabricating microelectronic devices having non-planar transistors. Embodiments of the present description relate to the formation of source/drain contacts within non-planar transistors, wherein a titanium-containing contact interface may be used in the formation of the source/drain contact with a discreet titanium silicide formed between the titanium-containing interface and a silicon-containing source/drain structure.

Classes IPC  ?

  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes
  • H01L 21/283 - Dépôt de matériaux conducteurs ou isolants pour les électrodes
  • H01L 21/3205 - Dépôt de couches non isolantes, p.ex. conductrices ou résistives, sur des couches isolantes; Post-traitement de ces couches
  • H01L 29/16 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée
  • H01L 29/45 - Electrodes à contact ohmique

17.

METHODS AND APPARATUS TO ENABLE CUSTOMIZATION OF PIGTAIL LENGTHS OF OPTICAL CONNECTORS

      
Numéro d'application 17954172
Statut En instance
Date de dépôt 2022-09-27
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Morgan, Wesley
  • Cheng, Feifei
  • Pratap, Divya

Abrégé

Methods, apparatus, systems, and articles of manufacture are disclosed to enable customization of pigtail lengths of optical connectors. Disclosed is an apparatus comprising an affixed fiber array unit plug including a first optical fiber, a detachable fiber array unit plug including a second optical fiber, the detachable fiber array unit plug to be removably coupled to the affixed fiber array unit plug, and guide pins to interface with both the detachable fiber array unit plug and the affixed fiber array unit plug when coupled together, the guide pins to facilitate alignment of the first optical fiber with the second optical fiber.

Classes IPC  ?

  • G02B 6/38 - Moyens de couplage mécaniques ayant des moyens d'assemblage fibre à fibre

18.

RATE ESTIMATION CONGESTION CONTROL FOR TRANSMITTED MEDIA

      
Numéro d'application 17958344
Statut En instance
Date de dépôt 2022-10-01
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Gavino, Brandon
  • Frankowski, Tomasz
  • Lavrov, Dmitry

Abrégé

Examples described herein relate to media transmission. In some examples, based on increased available bandwidth to transmit media data to a receiver device and based on unavailability of media data, fill data can be into a network data buffer for transmission in one or more packets. In some examples, based on increased available bandwidth to transmit media data to a receiver device and based on availability of media data, media data can be provided into the network data buffer for transmission to the receiver device.

Classes IPC  ?

  • H04L 47/2416 - Trafic en temps réel
  • H04L 47/27 - Commande de flux; Commande de la congestion Évaluation ou mise à jour de la taille de la fenêtre, p.ex. en utilisant des informations dérivées de paquets [ACK] d’acquittements
  • H04L 47/52 - Ordonnancement selon la bande passante des files d'attente
  • H04L 47/215 - Commande de flux; Commande de la congestion en utilisant le schéma du seau à jetons

19.

System, Apparatus And Method For Synchronizing Multiple Virtual Link States Over A Package Interconnect

      
Numéro d'application 17819390
Statut En instance
Date de dépôt 2022-08-12
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Hor, Joon Teik
  • Song, Ting Lok
  • Wagh, Mahesh
  • Lim, Su Wei

Abrégé

In one embodiment, an apparatus includes an arbitration circuit with virtual link state machines to virtualize link states associated with multiple communication protocol stacks. The apparatus further includes a physical circuit coupled to the arbitration circuit and to interface with a physical link, where the physical circuit, in response to a retraining of the physical link, is to cause a plurality of the virtual link state machines to synchronize with corresponding virtual link state machines associated with a second side of the physical link, and where at least one of the communication protocol stacks is to remain in a low power state during the retraining and the synchronization. Other embodiments are described and claimed.

Classes IPC  ?

  • G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
  • G06F 13/40 - Structure du bus
  • G06F 13/42 - Protocole de transfert pour bus, p.ex. liaison; Synchronisation

20.

KICKSTAND WITH INTEGRATED ANTENNA

      
Numéro d'application 17878527
Statut En instance
Date de dépôt 2022-08-01
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Sung, Gavin
  • Thakur, Jayprakash
  • Raju, Prakash Kurma
  • Srinivasareddy, Madhukiran
  • Kapila, Smit
  • Tamrakar, Maruti
  • Ismail Sherif, Khader Shareef
  • Halestoph R, Vijith
  • Sekar, Sathiya Seelan

Abrégé

A kickstand for ergonomically positioning a computer device is equipped with an integrated antenna. In embodiments, the kickstand stores into a recess on a computer device, and can be deployed to help place the computer device into an ergonomic position. A switch or other sensor in the computer device may detect when the kickstand is deployed, and switch a radio within the computer device from an internal antenna to the antenna integrated into the kickstand. Other embodiments may be described and/or claimed.

Classes IPC  ?

  • H01Q 1/44 - ANTENNES, c. à d. ANTENNES RADIO - Détails de dispositifs associés aux antennes utilisant un équipement ayant une autre fonction principale servant en outre d'antenne
  • H01Q 1/22 - Supports; Moyens de montage par association structurale avec d'autres équipements ou objets
  • H01Q 1/24 - Supports; Moyens de montage par association structurale avec d'autres équipements ou objets avec appareil récepteur

21.

SCALAR CORE INTEGRATION

      
Numéro d'application 17868448
Statut En instance
Date de dépôt 2022-07-19
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Ray, Joydeep
  • Anantaraman, Aravindh
  • Appu, Abhishek R.
  • Koker, Altug
  • Ould-Ahmed-Vall, Elmoustapha
  • Andrei, Valentin
  • Maiyuran, Subramaniam
  • Galoppo Von Borries, Nicolas
  • George, Varghese
  • Macpherson, Mike
  • Ashbaugh, Ben
  • Ramadoss, Murali
  • Vemulapalli, Vikranth
  • Sadler, William
  • Pearce, Jonathan
  • Kim, Sungye

Abrégé

Methods and apparatus relating to scalar core integration in a graphics processor. In an example, an apparatus comprises a processor to receive a set of workload instructions for a graphics workload from a host complex, determine a first subset of operations in the set of operations that is suitable for execution by a scalar processor complex of the graphics processing device and a second subset of operations in the set of operations that is suitable for execution by a vector processor complex of the graphics processing device, assign the first subset of operations to the scalar processor complex for execution to generate a first set of outputs, assign the second subset of operations to the vector processor complex for execution to generate a second set of outputs. Other embodiments are also disclosed and claimed.

Classes IPC  ?

  • G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
  • G06F 9/38 - Exécution simultanée d'instructions
  • G06T 15/00 - Rendu d'images tridimensionnelles [3D]

22.

HARDWARE ACCELERATION FOR INTERFACE TYPE CONVERSIONS

      
Numéro d'application 17957953
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s) Sun, Mingqiu

Abrégé

Technologies include an interface processor configured to be communicatively coupled to a memory and a first processor. The interface processor is to obtain, from a first module compiled from a first software language, first data having a first native type of the first software language. The interface processor is further to convert the first data into second data having a first interface type, convert the second data having the first interface type into third data having a second native type of a second software language, and provide the third data to a second module associated with the second software language. The first software language may be compiled to WebAssembly binary code. The second software language may also be compiled to WebAssembly binary code and may be different than the first software language.

Classes IPC  ?

23.

METHOD AND APPARATUS TO PERFORM PACKET SWITCHING BETWEEN SERVICES ON DIFFERENT PROCESSORS IN A COMPUTE NODE IN A SERVER

      
Numéro d'application 17957723
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Kantecki, Tomasz
  • Hough, Paul
  • Cremins, David
  • Loftus, Ciara
  • Singh, Aman Deep
  • Browne, John J.
  • Hunt, David
  • Lukoshkov, Maksim
  • Misra, Amruta
  • Shah, Nirint
  • Macnamara, Chris

Abrégé

A processor-to-processor agent to provide connectivity over a processor-to-processor interconnect between services/network functions on different processors on a same compute node in a server is provided. The processor-to-processor agent can intercept socket interface calls using a network traffic filter in the network stack and redirect the packets based on traffic matching rules.

Classes IPC  ?

  • G06F 13/14 - Gestion de demandes d'interconnexion ou de transfert
  • H04L 1/18 - Systèmes de répétition automatique, p.ex. systèmes Van Duuren

24.

CACHE ALLOCATION SYSTEM

      
Numéro d'application US2022022031
Numéro de publication 2023/003603
Statut Délivré - en vigueur
Date de dépôt 2022-03-25
Date de publication 2023-01-26
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Musleh, Malek
  • Hurson, Tony
  • Yebenes Segura, Pedro
  • Alemania, Allister
  • Penaranda Cebrian, Roberto
  • Banerjee, Ayan
  • Southworth, Robert
  • Sen, Sujoy
  • Bruns, Curt E.

Abrégé

Examples described herein relate to a network interface device comprising: a host interface, a direct memory access (DMA) engine, and circuitry to allocate a region in a cache to store a context of a connection. In some examples, the circuitry is to allocate a region in a cache to store a context of a connection based on connection reliability and wherein connection reliability comprises use of a reliable transport protocol or non-use of a reliable transport protocol.

Classes IPC  ?

  • H04L 47/78 - Architectures d'allocation des ressources
  • G06F 15/173 - Communication entre processeurs utilisant un réseau d'interconnexion, p.ex. matriciel, de réarrangement, pyramidal, en étoile ou ramifié
  • H04L 47/80 - Actions liées au type d'utilisateur ou à la nature du flux
  • H04L 47/762 - Contrôle d'admission; Allocation des ressources en utilisant l'allocation dynamique des ressources, p.ex. renégociation en cours d'appel sur requête de l'utilisateur ou sur requête du réseau en réponse à des changements dans les conditions du réseau déclenchée par le réseau

25.

MULTI- ACCESS EDGE COMPUTING (MEC) APPLICATION REGISTRY IN MEC FEDERATION

      
Numéro d'application US2022035974
Numéro de publication 2023/003686
Statut Délivré - en vigueur
Date de dépôt 2022-07-01
Date de publication 2023-01-26
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Sabella, Dario
  • Filippou, Miltiadis

Abrégé

Various systems and methods are described implementing a multi-access edge computing (MEC) based system to realize MEC application registration and application data functions for MEC frameworks. In an example, operations are performed at a MEC orchestrator to maintain a registry of applications within a MEC system or among a federation of MEC systems, with the MEC orchestrator performing operations including: identifying, based on the communications with a plurality of MEC hosts, a plurality of applications provided by the MEC hosts in the MEC system (or, by applications provided by a plurality of MEC hosts in a federation); storing and synchronizing application information for the plurality of applications in a registry; and communicating the application information from the registry to an entity of the MEC system or to an entity federated with the MEC system.

Classes IPC  ?

  • H04L 67/289 - Traitement intermédiaire fonctionnellement situé à proximité de l'application consommatrice de données, p.ex. dans la même machine, dans le même domicile ou dans le même sous-réseau
  • H04L 67/10 - Protocoles dans lesquels une application est distribuée parmi les nœuds du réseau

26.

ENHANCED MULTI-LAYER UPLINK TRANSMISSION

      
Numéro d'application US2022037907
Numéro de publication 2023/004062
Statut Délivré - en vigueur
Date de dépôt 2022-07-21
Date de publication 2023-01-26
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Wang, Guotong
  • Davydov, Alexei

Abrégé

Systems, apparatuses, methods, and computer-readable media are provided to support multiple codewords and/or transmission of uplink transmissions (e.g., PUSCH) with more than 4 layers. Additionally, embodiments provide techniques for frequency selective precoding for uplink transmission. Other embodiments may be described and claimed.

Classes IPC  ?

  • H04B 7/0456 - Sélection de matrices de pré-codage ou de livres de codes, p.ex. utilisant des matrices pour pondérer des antennes
  • H04W 72/12 - Planification du trafic sans fil
  • H04W 72/04 - Affectation de ressources sans fil
  • H04B 7/0417 - Systèmes de rétroaction
  • H04B 7/06 - Systèmes de diversité; Systèmes à plusieurs antennes, c. à d. émission ou réception utilisant plusieurs antennes utilisant plusieurs antennes indépendantes espacées à la station d'émission

27.

TIME DOMAIN WINDOW FOR JOINT CHANNEL ESTIMATION

      
Numéro d'application US2022037480
Numéro de publication 2023/003816
Statut Délivré - en vigueur
Date de dépôt 2022-07-18
Date de publication 2023-01-26
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Xiong, Gang
  • Li, Yingyang
  • Sosnin, Sergey
  • Ermolaev, Gregory
  • Chatterjee, Debdeep

Abrégé

A computer-readable storage medium stores instructions to configure a UE for joint channel estimation of uplink transmissions in a Fifth Generation New Radio (5G NR) and beyond wireless network, and to cause the UE to perform operations. The operations include decoding DCI or higher layer signaling received from a base station. The DCI or the higher layer signaling indicates a number of PUSCH repetitions forming the uplink transmissions. The operations further include decoding higher layer signaling received from the base station, the higher layer signaling indicating a size of a time domain window (TDW) associated with the uplink transmissions. The TDW has a number of slots equal to the size. Each of the PUSCH repetitions within the TDW is associated with a same carrier phase and a same transmit power.

Classes IPC  ?

  • H04W 72/12 - Planification du trafic sans fil
  • H04W 72/04 - Affectation de ressources sans fil
  • H04L 1/08 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue par émission répétée, p.ex. système Verdan
  • H04L 25/02 - Systèmes à bande de base - Détails

28.

PROTECTION OF COMMUNICATIONS BETWEEN TRUSTED EXECUTION ENVIRONMENT AND HARDWARE ACCELERATOR UTILIZING ENHANCED END-TO-END ENCRYPTION AND INTER-CONTEXT SECURITY

      
Numéro d'application 17958621
Statut En instance
Date de dépôt 2022-10-03
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Yitbarek, Salessawi Ferede
  • Booth, Jr., Lawrence A.
  • Thomas, Brent D.
  • Lal, Reshma
  • Pappachan, Pradeep M.
  • Kadam, Akshay

Abrégé

Embodiments are directed to protection of communications between a trusted execution environment and a hardware accelerator utilizing enhanced end-to-end encryption and inter-context security. An embodiment of an apparatus includes one or more processors having one or more trusted execution environments (TEEs) including a first TEE to include a first trusted application; an interface with a hardware accelerator, the hardware accelerator including trusted embedded software or firmware; and a computer memory to store an untrusted kernel mode driver for the hardware accelerator, the one or more processors to establish an encrypted tunnel between the first trusted application in the first TEE and the trusted software or firmware, generate a call for a first command from the first trusted application, generate an integrity tag for the first command, and transfer command parameters for the first command and the integrity tag to the kernel mode driver to generate the first command.

Classes IPC  ?

  • G06F 21/60 - Protection de données
  • G06F 21/76 - Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur pour assurer la sécurité du calcul ou du traitement de l’information dans les circuits intégrés à application spécifique [ASIC] ou les dispositifs programmables, p.ex. les réseaux de portes programmables [FPGA] ou les circuits logiques programmables [PLD]
  • H04L 9/08 - Répartition de clés
  • H04L 9/14 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité utilisant plusieurs clés ou algorithmes

29.

High Performance Systems And Methods For Modular Multiplication

      
Numéro d'application 17952085
Statut En instance
Date de dépôt 2022-09-23
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Gribok, Sergey
  • Pasca, Bogdan
  • Langhammer, Martin

Abrégé

A circuit system for performing modular reduction of a modular multiplication includes multiplier circuits that receive a first subset of coefficients that are generated by summing partial products of a multiplication operation that is part of the modular multiplication. The multiplier circuits multiply the coefficients in the first subset by constants that equal remainders of divisions to generate products. Adder circuits add a second subset of the coefficients and segments of bits of the products that are aligned with respective ones of the second subset of the coefficients to generate sums.

Classes IPC  ?

  • G06F 7/72 - Méthodes ou dispositions pour effectuer des calculs en utilisant une représentation numérique non codée, c. à d. une représentation de nombres sans base; Dispositifs de calcul utilisant une combinaison de représentations de nombres codées et non codées utilisant l'arithmétique des résidus
  • G06F 7/544 - Méthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p.ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs non spécifiés pour l'évaluation de fonctions par calcul
  • G06F 7/523 - Multiplication uniquement
  • G06F 7/50 - Addition; Soustraction
  • G06F 1/03 - Générateurs de fonctions numériques travaillant, au moins partiellement, par consultation de tables

30.

APPARATUSES AND METHODS

      
Numéro d'application 17936862
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s) Piwko, Maciej

Abrégé

An apparatus is provided. The apparatus comprises interface circuitry, machine-readable instructions, and processing circuitry to execute the machine-readable instructions to determine that a first composite link of a plurality of composite PCIe links terminating at the same PCIe root port lacks support for enabling a desired power saving state or an exit latency for the first composite link is above a first latency threshold. The processing circuitry is further configured to determine whether an exit latency for a second composite link of the plurality of composite PCIe links is below a second latency threshold and selectively trigger at least one sub-link of the second composite link to enable the desired power saving state if the exit latency for the second composite link is below the second latency threshold.

Classes IPC  ?

  • G06F 13/42 - Protocole de transfert pour bus, p.ex. liaison; Synchronisation
  • G06F 1/3203 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements

31.

METHODS AND APPARATUS TO DYNAMICALLY MANAGE AUDIBLY PROXIMATE DEVICES DURING USER ACTIVITIES

      
Numéro d'application 17955390
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Das, Sajal Kumar
  • Hareuveni, Ofer
  • Singh, Neeraj Kumar
  • P., Rajesh

Abrégé

Methods, apparatus, systems, and articles of manufacture are disclosed. In an example, the apparatus includes interface circuitry to communicatively couple a processor circuitry to a memory. The apparatus also includes the processor circuitry to perform at least one operation to instantiate circuitry. The circuitry includes device discovery management circuitry to discover a controllable device in audible proximity to a microphone, the microphone associated with a primary device and output sound capability determination circuitry to determine an output sound capability of the controllable device. Additionally, the circuitry includes function modification circuitry to modify a function of the controllable device to reduce the output sound capability.

Classes IPC  ?

  • H04L 41/12 - Découverte ou gestion des topologies de réseau
  • G06F 3/16 - Entrée acoustique; Sortie acoustique

32.

COLD PLATES AND LIQUID COOLING SYSTEMS FOR ELECTRONIC DEVICES

      
Numéro d'application 17957175
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Kulkarni, Devdatta
  • Chinkov, Alexey
  • Jarrett, Brian
  • King, Jeff
  • Gulick, John

Abrégé

Cold plates and liquid cooling systems for electronic devices are disclosed herein. An example cold plate includes a body defining a cavity. The body has an inlet opening and an outlet opening fluidically coupled to the cavity such that a fluid passageway is defined between the inlet opening and the outlet opening. The cold plate also includes metal foam in the cavity.

Classes IPC  ?

  • H05K 7/20 - Modifications en vue de faciliter la réfrigération, l'aération ou le chauffage

33.

FIRST LAYER INTERCONNECT FIRST ON CARRIER APPROACH FOR EMIB PATCH

      
Numéro d'application 17958296
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Liu, Changhua
  • Guo, Xiaoying
  • Aleksov, Aleksandar
  • Cho, Steve S.
  • Arana, Leonel
  • May, Robert
  • Duan, Gang

Abrégé

A patch structure of an integrated circuit package comprises a core having a first side facing downwards and a second side facing upwards. A first solder resist (SR) layer is formed on the first side of the core, wherein the first SR layer comprises a first layer interconnect (FLI) and has a first set of one or more microbumps thereon to bond to one or more logic die. A second solder resist (SR) layer is formed on the second side of the core, wherein the second SR layer has a second set of one or more microbumps thereon to bond with a substrate. One or more bridge dies includes a respective sets of bumps, wherein the one or more bridge dies is disposed flipped over within the core such that the respective sets of bumps face downward and connect to the first set of one or more microbumps in the FLI.

Classes IPC  ?

  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

34.

AUGMENTED REALITY VIRTUAL REALITY RAY TRACING SENSORY ENHANCEMENT SYSTEM, APPARATUS AND METHOD

      
Numéro d'application 17816960
Statut En instance
Date de dépôt 2022-08-02
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Ray, Joydeep
  • Schluessler, Travis T.
  • Surti, Prasoonkumar
  • Feit, John H.
  • Kaburlasos, Nikos
  • Kwiatkowski, Jacek
  • Appu, Abhishek R.
  • Holland, James M.
  • Boles, Jeffery S.
  • Kennedy, Jonathan
  • Feng, Louis
  • Kuwahara, Atsuo
  • Das, Barnan
  • Biswal, Narayan
  • Baran, Stanley J.
  • Cilingir, Gokcen
  • Shah, Nilesh V.
  • Sharma, Archie
  • Varerkar, Mayuresh M.

Abrégé

Systems, apparatuses and methods may provide away to render augmented reality (AR) and/or virtual reality (VR) sensory enhancements using ray tracing. More particularly, systems, apparatuses and methods may provide a way to normalize environment information captured by multiple capture devices, and calculate, for an observer, the sound sources or sensed events vector paths. The systems, apparatuses and methods may detect and/or manage one or more capture devices and assign one or more the capture devices based on one or more conditions to provide observer an immersive VR/AR experience.

Classes IPC  ?

  • H04S 7/00 - Dispositions pour l'indication; Dispositions pour la commande, p.ex. pour la commande de l'équilibrage
  • G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline
  • G06T 15/06 - Lancer de rayon
  • G06F 3/01 - Dispositions d'entrée ou dispositions d'entrée et de sortie combinées pour l'interaction entre l'utilisateur et le calculateur
  • H04R 1/40 - Dispositions pour obtenir la fréquence désirée ou les caractéristiques directionnelles pour obtenir la caractéristique directionnelle désirée uniquement en combinant plusieurs transducteurs identiques
  • H04R 3/00 - Circuits pour transducteurs
  • G09B 21/00 - Moyens d'enseignement ou de communication destinés aux aveugles, sourds ou muets

35.

APPARATUS, SYSTEM, AND METHOD OF TIME-SENSITIVE COMMUNICATION VIA A MULTI USER (MU) MULTIPLE-INPUT-MULTIPLE-OUTPUT (MIMO) (MU-MIMO) TRANSMISSION

      
Numéro d'application 17956932
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-26
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Fang, Juan
  • Li, Qinghua
  • Akhmetov, Dmitry
  • Park, Minyoung
  • Kenney, Thomas J.

Abrégé

An apparatus may be configured to perform a time-sensitive communication via a Multi User (MU) Multiple-Input-Multiple-Output (MIMO) (MU-MIMO) transmission. For example, an Access Point (AP) may be configured to transmit MU-MIMO schedule information to schedule an MU-MIMO transmission including a plurality of spatial streams, the plurality of spatial streams including a first spatial stream allocated to a scheduled data transmission of a scheduled wireless communication station (STA), and a second spatial stream allocated as a reserved spatial stream, which is reserved for an unscheduled time-sensitive communication with a time-sensitive STA; and to communicate the scheduled data transmission with the scheduled STA over the first spatial stream.

Classes IPC  ?

36.

SYSTEM, APPARATUS AND METHOD FOR FINE-GRAIN ADDRESS SPACE SELECTION IN A PROCESSOR

      
Numéro d'application 17891180
Statut En instance
Date de dépôt 2022-08-19
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Kakaiya, Utkarsh Y.
  • Sankaran, Rajesh
  • Neiger, Gilbert
  • Lantz, Philip
  • Kumar, Sanjay K.

Abrégé

In one embodiment, a processor comprises: a first configuration register to store a pointer to a process address space identifier (PASID) table; and an execution circuit coupled to the first configuration register. The execution circuit, in response to a first instruction, is to obtain command data from a first location identified in a source operand of the first instruction, obtain a PASID table handle from the command data, access a first entry of the PASID table using the pointer from the first configuration register and the PASID table handle to obtain a PASID value, insert the PASID value into the command data, and send the command data to a device coupled to the processor. Other embodiments are described and claimed.

Classes IPC  ?

  • G06F 9/34 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat
  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
  • G06F 12/109 - Traduction d'adresses pour espaces adresse virtuels multiples, p.ex. segmentation

37.

INTEGRATED CIRCUIT ASSEMBLIES WITH STACKED COMPUTE LOGIC AND MEMORY DIES

      
Numéro d'application 17382575
Statut En instance
Date de dépôt 2021-07-22
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Majhi, Prashant
  • Doyle, Brian S.
  • Sharma, Abhishek A.
  • Le, Van H.

Abrégé

Integrated circuit (IC) assemblies with stacked compute logic and memory dies, and associated systems and methods, are disclosed. One example IC assembly includes a compute logic die and a stack of memory dies provided above and coupled to the compute logic die, where one or more of the memory dies closest to the compute logic die include memory cells with transistors that are thin-film transistors (TFTs), while one or more of the memory dies further away from the compute logic die include memory cells with non-TFT transistors. Another example IC assembly includes a similar stack of compute logic die and memory dies where one or more of the memory dies closest to the compute logic die include static random-access memory (SRAM) cells, while one or more of the memory dies further away from the compute logic die include memory cells of other memory types.

Classes IPC  ?

  • H01L 25/10 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs ayant des conteneurs séparés
  • H01L 29/786 - Transistors à couche mince
  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/498 - Connexions électriques sur des substrats isolants
  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
  • H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

38.

BACK PLATES TO SUPPORT INTEGRATED CIRCUIT PACKAGES IN SOCKETS ON PRINTED CIRCUIT BOARDS AND ASSOCIATED METHODS

      
Numéro d'application 17956540
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Geng, Phil
  • Miele, Ralph
  • Shia, David

Abrégé

Back plates to support integrated circuit packages in sockets on printed circuit boards and associated methods are disclosed. An example back plate includes a ceramic substrate having a first surface and a second surface opposite the first surface. The example back plate further includes metal coupled to the ceramic substrate. At least a portion of the metal is disposed between planes defined by the first and second surfaces of the ceramic substrate.

Classes IPC  ?

  • H05K 1/03 - Emploi de matériaux pour réaliser le substrat
  • H05K 3/46 - Fabrication de circuits multi-couches
  • H05K 3/00 - Appareils ou procédés pour la fabrication de circuits imprimés

39.

METHOD TO ENABLE 30 MICRONS PITCH EMIB OR BELOW

      
Numéro d'application 17956769
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Feng, Hongxia
  • Xu, Dungying David
  • Li, Sheng C.
  • Tingey, Matthew L.
  • Jiao, Meizi
  • Tan, Chung Kwang Christopher

Abrégé

A package substrate and package assembly including a package substrate including a substrate body including electrical routing features therein and a surface layer and a plurality of first and second contact points on the surface layer including a first pitch and a second pitch, respectively, wherein the plurality of first contact points and the plurality of second contact points are continuous posts to the respective ones of the electrical routing features. A method including forming first conductive vias in a package assembly, wherein the first conductive vias include substrate conductive vias to electrical routing features in a package substrate and bridge conductive vias to bridge surface routing features of a bridge substrate; forming a first surface layer and a second surface layer on the package substrate; and forming second conductive vias through each of the first surface layer and the second surface layer to the bridge conductive vias.

Classes IPC  ?

  • H01L 23/498 - Connexions électriques sur des substrats isolants
  • H01L 23/13 - Supports, p.ex. substrats isolants non amovibles caractérisés par leur forme
  • H01L 21/48 - Fabrication ou traitement de parties, p.ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes
  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants

40.

SYSTEM, METHOD, AND APPARATUS FOR SRIS MODE SELECTION FOR PCIE

      
Numéro d'application 17955234
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Harriman, David J.
  • Das Sharma, Debendra
  • Froelich, Daniel S.
  • Stalley, Sean O.

Abrégé

Aspects of the embodiments are directed to systems, methods, and computer program products that facilitate a downstream port to operate in Separate Reference Clocks with Independent Spread Spectrum Clocking (SSC) (SRIS) mode. The system can determine that the downstream port supports one or more SRIS selection mechanisms; determine a system clock configuration from the downstream port to a corresponding upstream port connected to the downstream port by the PCIe-compliant link; set an SRIS mode in the downstream port; and transmit data across the link from the downstream port using the determined system clock configuration.

Classes IPC  ?

  • G06F 1/14 - Dispositions pour le contrôle du temps, p.ex. horloge temps réel
  • G06F 13/42 - Protocole de transfert pour bus, p.ex. liaison; Synchronisation
  • H04B 1/7073 - Aspects de la synchronisation

41.

SYSTEMS, APPARATUS, AND METHODS FOR MEASURING HEART RATE

      
Numéro d'application 17957673
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s) Zhang, Guoqing

Abrégé

Systems, apparatus, and methods for measuring heart rate are disclosed. An example system includes a transmitter to emit electromagnetic waves; a first sensor to output signals representative of the electromagnetic waves reflected by a subject; a second sensor to generate image data, the image data including data corresponding to a chest of the subject; machine readable instructions; and processor circuitry to at least one of instantiate or execute the machine readable instructions to generate heartbeat data by cancelling harmonics associated with respiration by the subject from data corresponding to the output signals of the first sensor based on the image data, and determine a heart rate for the subject based on the heartbeat data.

Classes IPC  ?

  • A61B 5/024 - Mesure du pouls ou des pulsations cardiaques
  • A61B 5/0205 - Evaluation simultanée de l'état cardio-vasculaire et de l'état d'autres parties du corps, p.ex. de l'état cardiaque et respiratoire
  • A61B 5/0507 - Détection, mesure ou enregistrement pour établir un diagnostic au moyen de courants électriques ou de champs magnétiques; Mesure utilisant des micro-ondes ou des ondes radio utilisant des micro-ondes ou des ondes térahertz
  • A61B 5/00 - Mesure servant à établir un diagnostic ; Identification des individus

42.

QUALITY OF SERVICE (QoS) MANAGEMENT IN EDGE COMPUTING ENVIRONMENTS

      
Numéro d'application 17875672
Statut En instance
Date de dépôt 2022-07-28
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Guim Bernat, Francesc
  • Bohan, Patrick
  • Doshi, Kshitij Arun
  • Ganesh, Brinda
  • Herdrich, Andrew J.
  • Kenguva, Monica
  • Kumar, Karthik
  • Kutch, Patrick G.
  • Pastor Beneyto, Felipe
  • Patel, Rashmin
  • Prabhakaran, Suraj
  • Smith, Ned M.
  • Torre, Petar
  • Vul, Alexander

Abrégé

An architecture to perform resource management among multiple network nodes and associated resources is disclosed. Example resource management techniques include those relating to: proactive reservation of edge computing resources; deadline-driven resource allocation; speculative edge QoS pre-allocation; and automatic QoS migration across edge computing nodes. In a specific example, a technique for service migration includes: identifying a service operated with computing resources in an edge computing system, involving computing capabilities for a connected edge device with an identified service level; identifying a mobility condition for the service, based on a change in network connectivity with the connected edge device; and performing a migration of the service to another edge computing system based on the identified mobility condition, to enable the service to be continued at the second edge computing apparatus to provide computing capabilities for the connected edge device with the identified service level.

Classes IPC  ?

  • H04L 67/148 - Migration ou transfert de sessions
  • H04L 47/70 - Contrôle d'admission; Allocation des ressources
  • H04L 43/0811 - Surveillance ou test en fonction de métriques spécifiques, p.ex. la qualité du service [QoS], la consommation d’énergie ou les paramètres environnementaux en vérifiant la disponibilité en vérifiant la connectivité
  • H04W 4/40 - Services spécialement adaptés à des environnements, à des situations ou à des fins spécifiques pour les véhicules, p.ex. communication véhicule-piétons
  • H04L 67/10 - Protocoles dans lesquels une application est distribuée parmi les nœuds du réseau
  • H04W 4/70 - Services pour la communication de machine à machine ou la communication de type machine
  • H04L 41/5019 - Pratiques de respect de l’accord du niveau de service
  • H04L 67/00 - Dispositions ou protocoles de réseau pour la prise en charge de services ou d'applications réseau
  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption

43.

TECHNOLOGIES FOR OVERLAY COMPONENTS FOR A COMPUTE DEVICE

      
Numéro d'application 17957495
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Ghosh, Prosenjit
  • Hsu, Tsung-Hsing
  • Maslov, Jordan E.
  • Mishra, Surya Pratap
  • Yoder, James M.

Abrégé

Techniques for overlay components for compute devices are disclosed. In one embodiment, an overlay component on a base portion of a compute device can be moved from a folded or closed position (in which it does not cover the keyboard) to an unfolded or open position (in which it covers part of the keyboard). The base portion includes a touch sensor that allows the overlay component to be used as a touch surface. In another embodiment, an overlay component of a compute device is movable from one position adjacent a display of the compute device to another position adjacent a base of the compute device. The overlay component is electrically switchable from a transparent state to an opaque state, allowing the display to be seen through it in one position and allowing it to be used as an opaque drawing surface in another position.

Classes IPC  ?

  • H05K 5/03 - Couvercles ou capots
  • H05K 5/02 - Enveloppes, coffrets ou tiroirs pour appareils électriques - Détails
  • G06F 1/16 - TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES - Détails non couverts par les groupes et - Détails ou dispositions de structure

44.

APPARATUS, SYSTEM, AND METHOD OF COMMUNICATING A MILLIMETERWAVE (MMWAVE) PHYSICAL LAYER (PHY) PROTOCOL DATA UNIT (PPDU) OVER AN MMWAVE WIRELESS COMMUNICATION CHANNEL

      
Numéro d'application 17958345
Statut En instance
Date de dépôt 2022-10-01
Date de la première publication 2023-01-26
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Cariou, Laurent
  • Kenney, Thomas J.

Abrégé

For example, a wireless communication device may be configured to determine an energy state of a 2.16 Gigahertz (GHz) channel bandwidth (BW) in a millimeterWave (mmWave) wireless communication frequency band according to an energy detection mechanism; and, based on the energy state of the 2.16 GHz channel BW, to select between allowing or disabling the wireless communication device to transmit an mmWave Physical layer (PHY) Protocol Data Unit (PPDU) over an mmWave wireless communication channel, which at least partially overlaps the 2.16 GHz channel BW and is different from the 2.16 GHz channel BW, the mmWave wireless communication channel having an mmWave channel BW of at least 80 Megahertz (MHz).

Classes IPC  ?

  • H04W 72/08 - Affectation de ressources sans fil sur la base de critères de qualité
  • H04W 72/04 - Affectation de ressources sans fil
  • H04L 5/00 - Dispositions destinées à permettre l'usage multiple de la voie de transmission

45.

FLEXIBLE RESOURCE SHARING IN A NETWORK

      
Numéro d'application 17958140
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Guim Bernat, Francesc
  • Kumar, Karthik
  • Balle, Susanne M.
  • Kuriata, Andrzej
  • Galbi, Duane

Abrégé

A network processing device connects to one or more devices in a computing node and connects to one or more other network processing devices of other computing nodes. The network processing device identifies a policy for allowing devices in other computing nodes to access a particular resource of one of the devices in its computing node. The network processing device receives an access request to access the particular resource from another network processing device and sends a request to the device hosting the particular resource based on the access request and the policy.

Classes IPC  ?

46.

VOLATILE MEMORY DATA RECOVERY BASED ON INDEPENDENT PROCESSING UNIT DATA ACCESS

      
Numéro d'application 17952835
Statut En instance
Date de dépôt 2022-09-26
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Kumar, Karthik
  • Guim Bernat, Francesc
  • Bachmutsky, Alexander
  • Balle, Susanne M.
  • Kuriata, Andrzej
  • Chitlur, Nagabhushan

Abrégé

In a server system, a host computing platform can have a processing unit separate from the host processor to detect and respond to failure of the host processor. The host computing platform includes a memory to store data for the host processor. The processing unit has an interface to the host processor and the memory and an interface to a network external to the host processor and has access to the memory. In response to detection of failure of the host processor, the processing unit migrates data from the memory to another memory or storage.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

47.

DISTORTION MESHES AGAINST CHROMATIC ABERRATIONS

      
Numéro d'application 17881046
Statut En instance
Date de dépôt 2022-08-04
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s) Pohl, Daniel

Abrégé

Described herein is a technique in which a plurality of distortion meshes compensate for radial and chromatic aberrations created by optical lenses. The plurality of distortion meshes may include different lens specific parameters that allow the distortion meshes to compensate for chromatic aberrations created within received images. The plurality of distortion meshes may correspond to a red color channel, green color channel, or blue color channel to compensate for the chromatic aberrations. The distortion meshes may also include shaped distortions and grids to compensate for radial distortions, such as pin cushion distortions. In one example, the system uses a barrel-shaped distortion and a triangulation grid to compensate for the distortions created when the received image is displayed on a lens.

Classes IPC  ?

  • G06T 5/00 - Amélioration ou restauration d'image
  • G06T 5/50 - Amélioration ou restauration d'image en utilisant plusieurs images, p.ex. moyenne, soustraction
  • G02B 27/01 - Dispositifs d'affichage "tête haute"

48.

GRAPHICS PROCESSING INTEGRATED CIRCUIT PACKAGE

      
Numéro d'application 17826674
Statut En instance
Date de dépôt 2022-05-27
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Koker, Altug
  • Akhbari, Farshad
  • Chen, Feng
  • Kim, Dukhwan
  • Srinivasa, Narayan
  • Satish, Nadathur Rajagopalan
  • Ma, Liwei
  • Bottleson, Jeremy
  • Nurvitadhi, Eriko
  • Ray, Joydeep
  • Tang, Ping T.
  • Strickland, Michael S.
  • Chen, Xiaoming
  • Shpeisman, Tatiana
  • Appu, Abhishek R.

Abrégé

An integrated circuit (IC) package apparatus is disclosed. The IC package includes one or more processing units and a bridge, mounted below the one or more processing unit, including one or more arithmetic logic units (ALUs) to perform atomic operations.

Classes IPC  ?

  • G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p.ex. plusieurs processeurs de données à instruction unique
  • G06F 13/40 - Structure du bus
  • G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline
  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
  • G06F 13/00 - Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
  • G06N 3/04 - Architecture, p.ex. topologie d'interconnexion
  • G06N 3/063 - Réalisation physique, c. à d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
  • G06N 3/08 - Méthodes d'apprentissage

49.

METHODS, SYSTEMS, APPARATUS, AND ARTICLES OF MANUFACTURE TO CONTROL LOAD DISTRIBUTION OF INTEGRATED CIRCUIT PACKAGES

      
Numéro d'application 17956612
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Ramirez Macias, Andres
  • Buddrius, Eric
  • Smalley, Jeffory
  • Gonzalez Lenero, Fernando
  • Colorado Alonso, Francisco Javier
  • Elias Flores, Fatima
  • Laido, Rolf

Abrégé

Methods, systems, apparatus, and articles of manufacture to control load distribution of integrated circuit packages are disclosed. An example apparatus includes a carrier plate including a first surface to face a heatsink; a second surface opposite the first surface, and an aperture extending between the first and second surfaces, the aperture dimensioned to surround a semiconductor device, and a spring carried by the carrier plate, the spring to contact a surface of the semiconductor device proximate an outer edge of the semiconductor device.

Classes IPC  ?

  • H01L 23/40 - Supports ou moyens de fixation pour les dispositifs de refroidissement ou de chauffage amovibles
  • H01L 21/48 - Fabrication ou traitement de parties, p.ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes
  • H05K 7/10 - Montage de composants à contact par fiches
  • H05K 7/14 - Montage de la structure de support dans l'enveloppe, sur cadre ou sur bâti
  • H05K 7/20 - Modifications en vue de faciliter la réfrigération, l'aération ou le chauffage

50.

INTER-CHIPLET ROUTING OF TRANSACTIONS ACROSS MULTI-HETEROGENEOUS CHIPLETS USING HIERARCHICAL ADDRESSING

      
Numéro d'application 17954430
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Weng, Lichen
  • Nagarajan, Ramadass
  • Jayaraman, Anand
  • Prasad, Vijeta
  • Reyes, Justin
  • Karthikeyan, Gurucharapathy

Abrégé

In one embodiment, a first chiplet includes: a plurality of agents to generate messages, each of the messages having a destination port identifier comprising a first portion to identify a destination chiplet and a second portion to identify a destination agent on the destination chiplet; a die-to die bridge to couple the first chiplet to a second chiplet; a fabric coupled to the die-to-die bridge to route communications between the plurality of agents, where a first agent is to generate a first message having a first destination port identifier; and a first fabric adapter coupled to the first agent, the first fabric adapter to direct the first message to the die-to-die bridge when the first portion of the first destination port identifier identifies a second chiplet as the destination chiplet. Other embodiments are described and claimed.

Classes IPC  ?

  • H04L 45/745 - Recherche de table d'adresses; Filtrage d'adresses
  • H04L 49/109 - TRANSMISSION D'INFORMATION NUMÉRIQUE, p.ex. COMMUNICATION TÉLÉGRAPHIQUE Éléments de commutation de paquets caractérisés par la construction de la matrice de commutation intégrés sur micropuce, p.ex. interrupteurs sur puce
  • H04L 45/16 - Routage multipoint

51.

NETWORK INTERFACE DEVICE REDUCING STARTUP TIME OF APPLICATIONS

      
Numéro d'application 17955797
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s) Yang, Ziye

Abrégé

Examples described herein relate to a network interface device that includes circuitry and a memory. In some examples, the circuitry is to perform image construction operations, wherein the image construction operations comprise access to a base image of an application from the memory in the network interface device. In some examples, the circuitry is to provide a host server access to a constructed image bundle of the application.

Classes IPC  ?

52.

PRODUCT SUPPORT SYSTEM THAT FACILITATES CUSTOMER ISSUE PRIORITIZATION VIA AUTOMATED NEAR REAL-TIME INGESTION, ENRICHMENT, AND PRESENTATION OF CUSTOMER SUPPORT DATA

      
Numéro d'application 17945734
Statut En instance
Date de dépôt 2022-09-15
Date de la première publication 2023-01-26
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Abdel-Radi, Tarek
  • Mullick, Kelley
  • Hoang, Lee
  • Degeer, Matthew

Abrégé

Embodiments described herein are generally directed to an improved product support system. In an example, one or more computer systems of a product support system, capture data relating to product support cases including one or more levels of support data from multiple data sources in accordance with a predefined or configurable schedule. Access to historical versions of a set of metrics for the data by or on behalf of one or more product support personnel is enabled by creating and persisting time-series data in near real-time based on periodic snapshots of the product support cases including counts of the product support cases associated with one or more categories.

Classes IPC  ?

  • G06Q 30/00 - Commerce
  • G06Q 30/02 - Marketing; Estimation ou détermination des prix; Collecte de fonds
  • G06Q 10/06 - Ressources, gestion de tâches, des ressources humaines ou de projets; Planification d’entreprise ou d’organisation; Modélisation d’entreprise ou d’organisation

53.

COMMUNICATIONS FOR WORKLOADS

      
Numéro d'application US2022022036
Numéro de publication 2023/003604
Statut Délivré - en vigueur
Date de dépôt 2022-03-25
Date de publication 2023-01-26
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Rimmer, Todd
  • Debbage, Mark

Abrégé

Examples described herein relate to a sender process having a capability to select from use of a plurality of connections to at least one target process, wherein the plurality of connections to at least one target process comprise a connection for the sender process and/or one or more connections allocated per job. In some examples, the connection for the sender process comprises a datagram transport for message transfers. In some examples, the one or more connections allocated per job utilize a kernel bypass datagram transport for message transfers. In some examples, the one or more connections allocated per job comprise a connection oriented transport and wherein multiple remote direct memory access (RDMA) write operations for a plurality of processes are to be multiplexed using the connection oriented transport.

Classes IPC  ?

  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]
  • G06F 9/54 - Communication interprogramme
  • G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p.ex. acces direct à la mémoire, vol de cycle

54.

Management of microservices failover

      
Numéro d'application 17560857
Numéro de brevet 11561868
Statut Délivré - en vigueur
Date de dépôt 2021-12-23
Date de la première publication 2023-01-24
Date d'octroi 2023-01-24
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Poornachandran, Rajesh
  • Carranza, Marcos
  • Doshi, Kshitij Arun
  • Guim Bernat, Francesc
  • Kumar, Karthik

Abrégé

Embodiments described herein are generally directed to intelligent management of microservices failover. In an example, responsive to an uncorrectable hardware error associated with a processing resource of a platform on which a task of a service is being performed by a primary microservice, a failover trigger is received by a failover service. A secondary microservice is identified by the failover service that is operating in lockstep mode with the primary microservice. The secondary microservice is caused by the failover service to takeover performance of the task in non-lockstep mode based on failover metadata persisted by the primary microservice. The primary microservice is caused by the failover service to be taken offline.

Classes IPC  ?

  • G06F 11/00 - Détection d'erreurs; Correction d'erreurs; Contrôle de fonctionnement
  • G06F 11/20 - Détection ou correction d'erreur dans une donnée par redondance dans le matériel en utilisant un masquage actif du défaut, p.ex. en déconnectant les éléments défaillants ou en insérant des éléments de rechange

55.

HYBRID LASER ARCHITECTURE WITH ASYMMETRIC METAL SHUNT

      
Numéro d'application 17952083
Statut En instance
Date de dépôt 2022-09-23
Date de la première publication 2023-01-19
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Jones, Richard
  • Doussiere, Pierre
  • Mallik, Aditi
  • Frish, Harel
  • Heck, John
  • Fathololoumi, Saeed

Abrégé

Embodiments herein relate to an apparatus for use in a hybrid laser. The apparatus may include a silicon substrate and a waveguide to facilitate transmission of an optical signal in a first direction that is orthogonal to a surface of the silicon substrate. The apparatus may further include a metal shunt that is less than or equal to 10 micrometers from the waveguide in a second direction that is orthogonal to the surface of the silicon substrate and orthogonal to the first direction. Other embodiments may be described and/or claimed.

Classes IPC  ?

  • H01S 5/024 - Dispositions pour la gestion thermique
  • H01S 5/22 - Structure ou forme du corps semi-conducteur pour guider l'onde optique ayant une structure à nervures ou à bandes
  • H01S 5/02 - Lasers à semi-conducteurs - Détails ou composants structurels non essentiels au fonctionnement laser

56.

LOCK FREE HIGH THROUGHPUT RESOURCE STREAMING

      
Numéro d'application 17376925
Statut En instance
Date de dépôt 2021-07-15
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s) Hux, William

Abrégé

Methods, systems and apparatuses may provide for technology that conducts, via a plurality of concurrent threads, transfers of graphics resources into and out of graphics memory, wherein the transfers bypass lock operations between the plurality of concurrent threads, generates frames based on the graphics resources in the graphics memory, and streams the frames to a display. In one example, the transfers also bypass explicit wait operations for the graphics resources to be fully resident in the graphics memory.

Classes IPC  ?

  • G06F 9/38 - Exécution simultanée d'instructions
  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
  • G06F 9/448 - Paradigmes d’exécution, p.ex. implémentation de paradigmes de programmation
  • G06F 9/54 - Communication interprogramme
  • G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline

57.

APPARATUS AND METHOD FOR COHERENT ERROR MITIGATION USING CLIFFORD GATE INJECTION

      
Numéro d'application 17359529
Statut En instance
Date de dépôt 2021-06-26
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Premaratne, Shavindra
  • Schmitz, Albert
  • Matsuura, Anne
  • Zou, Xiang

Abrégé

Apparatus and method for actively mitigating coherent errors by modifying an original quantum circuit, inserting Clifford gate operations at intermediate stages. Embodiments of the apparatus and method may perform CGI statically, at the compiling stage, and/or dynamically, at the control processing stage. The insertion of Clifford gates takes advantage of the symmetries in a quantum circuit and actively cancels coherent errors, maintaining the quantum processor in a state as close as possible to the original tune-up environment.

Classes IPC  ?

  • G06N 10/00 - Informatique quantique, c. à d. traitement de l’information fondé sur des phénomènes de mécanique quantique
  • G06F 11/14 - Détection ou correction d'erreur dans les données par redondance dans les opérations, p.ex. en utilisant différentes séquences d'opérations aboutissant au même résultat
  • H03K 19/003 - Modifications pour accroître la fiabilité

58.

UNIFIED ACCELERATOR FOR CLASSICAL AND POST-QUANTUM DIGITAL SIGNATURE SCHEMES IN COMPUTING ENVIRONMENTS

      
Numéro d'application 17934682
Statut En instance
Date de dépôt 2022-09-23
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Mathew, Sanu
  • Sastry, Manoj
  • Ghosh, Santosh
  • Suresh, Vikram
  • Reinders, Andrew H.
  • Kumar, Raghavan
  • Misoczki, Rafael

Abrégé

A mechanism is described for facilitating unified accelerator for classical and post-quantum digital signature schemes in computing environments, according to one embodiment. A method of embodiments, as described herein, includes unifying classical cryptography and post-quantum cryptography through a unified hardware accelerator hosted by a trusted platform of the computing device. The method may further include facilitating unification of a first finite state machine associated with the classical cryptography and a second finite state machine associated with the post-quantum cryptography though one or more of a single the hash engine, a set of register file banks, and a modular exponentiation engine.

Classes IPC  ?

  • H04L 9/32 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité comprenant des moyens pour vérifier l'identité ou l'autorisation d'un utilisateur du système
  • G06F 21/76 - Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur pour assurer la sécurité du calcul ou du traitement de l’information dans les circuits intégrés à application spécifique [ASIC] ou les dispositifs programmables, p.ex. les réseaux de portes programmables [FPGA] ou les circuits logiques programmables [PLD]
  • H04L 9/08 - Répartition de clés

59.

SYSTEM MANAGEMENT MODE RUNTIME RESILIENCY MANAGER

      
Numéro d'application 17703050
Statut En instance
Date de dépôt 2022-03-24
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Yao, Jiewen
  • Zimmer, Vincent

Abrégé

A system management mode (SMM) runtime resiliency manager (SRM) augments computing resource protection policies provided by an SMM policy shim The SMM shim protects system resources by deprivileging system management interrupt (SMI) handlers to a lower level of privilege (e.g., ring 3 privilege) and by configuring page tables and register bitmaps (e.g., I/O, MSR, and Save State register bitmaps). SRM capabilities include protecting the SMM shim, updating the SMM shim, protecting a computing system during SMM shim update, detecting SMM attacks, and recovering attacked or faulty SMM components.

Classes IPC  ?

  • G06F 8/65 - Mises à jour
  • G06F 9/445 - Chargement ou démarrage de programme
  • G06F 21/62 - Protection de l’accès à des données via une plate-forme, p.ex. par clés ou règles de contrôle de l’accès
  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption

60.

Programmable Input And Output Interfaces In Processing Integrated Circuits For Servers And Other Devices

      
Numéro d'application 17950728
Statut En instance
Date de dépôt 2022-09-22
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Hossain, Md Altaf
  • Kumashikar, Mahesh
  • Nalamalpu, Ankireddy
  • Ravipalli, Sreedhar

Abrégé

A processing integrated circuit includes a processing core comprising hard logic circuits and a programmable interface circuit configurable to exchange signals between an external terminal of the processing integrated circuit and the hard logic circuits in the processing core.

Classes IPC  ?

  • G06F 30/327 - Synthèse logique; Synthèse de comportement, p.ex. logique de correspondance, langage de description de matériel [HDL] à liste d’interconnections [Netlist], langage de haut niveau à langage de transfert entre registres [RTL] ou liste d’interconnections [Netlist]

61.

SYSTEMS AND METHODS FOR CODE GENERATION FOR A PLURALITY OF ARCHITECTURES

      
Numéro d'application 17950773
Statut En instance
Date de dépôt 2022-09-22
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Sun, Mingqiu
  • Poornachandran, Rajesh
  • Zimmer, Vincent
  • Selvaraje, Gopinatth

Abrégé

Systems and methods for code generation for a plurality of architectures. At a host architecture, a JIT compile operation is performed for a received JavaScript or Web Assembly file. The JIT compiler references a host library that has been updated to include at least one new JIT instruction. Output from the JIT compile operation is compiled machine code for the host architecture that has new opcodes (OPX) added, responsive to the new JIT instruction. The JIT compiler executes the opcodes (OPX) in XuCode mode, meaning that the host architecture switches into a hardware protected private ISA (Instruction Set Architecture) called XuCode to implement the new JIT opcode instruction in XuCode.

Classes IPC  ?

  • G06F 8/41 - Compilation
  • G06F 8/76 - Adaptation d’un code de programme pour fonctionner dans un environnement différent; Portage

62.

DECOMPOSING A DECONVOLUTION INTO MULTIPLE CONVOLUTIONS

      
Numéro d'application 17935163
Statut En instance
Date de dépôt 2022-09-26
Date de la première publication 2023-01-19
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Palla, Alessandro
  • Bernard, David Thomas
  • Hanrahan, Niall

Abrégé

A deconvolution can be decomposed into multiple convolutions. Results of the convolutions constitute an output of the deconvolution. Zeros may be added to an input tensor of the deconvolution to generate an upsampled input tensor. Subtensors having the same size as the kernel of the deconvolution may be identified from the upsampled input tensor. A subtensor may include one or more input activations and one or more zeros. Subtensors having same distribution patterns of input activations may be used to generate a reduced kernel. The reduced kernel includes a subset of the kernel. The position of a weight in the reduced kernel may be the same as the positions of an input activation in the subtensor. Multiple reduced kernels may be generated based on multiple subtensors having different distribution patterns of activations. Each of the convolutions may use the input tensor and a different one of the reduced kernels.

Classes IPC  ?

63.

PRIVACY COVER SLIDER

      
Numéro d'application 17954908
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Sprenger, Mark E.
  • Magi, Aleksander

Abrégé

Particular embodiments described herein provide for a privacy cover in an electronic device. The electronic device includes a camera facing a first direction towards a user, an illumination source facing a second direction, opposite the first direction, and the privacy slider. The privacy slider includes a camera cover, an illumination source reflector, and an indicator that is illuminated by the illumination source when the camera is covered by the camera cover, where the indicator is located in a plane that is perpendicular to a plane that includes the camera.

Classes IPC  ?

  • G06F 1/16 - TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES - Détails non couverts par les groupes et - Détails ou dispositions de structure

64.

SECURITY CERTIFICATE MANAGEMENT AND MISBEHAVIOR VEHICLE REPORTING IN VEHICLE- TO-EVERYTHING (V2X) COMMUNICATION

      
Numéro d'application 17865089
Statut En instance
Date de dépôt 2022-07-14
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Liu, Xiruo
  • Yang, Liuyang
  • Gomes Baltar, Leonardo
  • Ambrosin, Moreno
  • Sastry, Manoj R.

Abrégé

The present disclosure describe methods, apparatuses, storage media, and systems for a device disposed at an edge of a vehicular communication network or vehicles within a coverage area of the device. The device is to generate a list of vehicle security data to be distributed to vehicles currently within a coverage area of the device, based at least in part on a context related to the vehicles. The device is further to announce, on a control channel communicatively coupling the device and the vehicles, that the list of vehicle security data are available and a service channel to receive the list of vehicle security data. The list of vehicle security data are to be provided to the vehicles via the service channel. Other embodiments may be described and claimed.

Classes IPC  ?

  • H04W 12/00 - Dispositions de sécurité; Authentification; Protection de la confidentialité ou de l'anonymat
  • H04W 72/04 - Affectation de ressources sans fil
  • H04W 4/80 - Services utilisant la communication de courte portée, p.ex. la communication en champ proche, l'identification par radiofréquence ou la communication à faible consommation d’énergie
  • H04L 9/32 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité comprenant des moyens pour vérifier l'identité ou l'autorisation d'un utilisateur du système
  • H04W 4/40 - Services spécialement adaptés à des environnements, à des situations ou à des fins spécifiques pour les véhicules, p.ex. communication véhicule-piétons
  • H04W 12/069 - Authentification utilisant des certificats ou des clés pré-partagées
  • H04W 12/106 - Intégrité des paquets ou des messages
  • H04W 12/64 - Sécurité dépendant du contexte dépendant de la proximité utilisant des zones géorepérées

65.

INSTRUCTION BASED CONTROL OF MEMORY ATTRIBUTES

      
Numéro d'application 17849201
Statut En instance
Date de dépôt 2022-06-24
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Ray, Joydeep
  • Koker, Altug
  • George, Varghese
  • Macpherson, Mike
  • Anantaraman, Aravindh
  • Appu, Abhishek R.
  • Ould-Ahmed-Vall, Elmoustapha
  • Galoppo Von Borries, Nicolas
  • Ashbaugh, Ben J.

Abrégé

Embodiments described herein provide techniques to facilitate instruction-based control of memory attributes. One embodiment provides a graphics processor comprising a processing resource, a memory device, a cache coupled with the processing resources and the memory, and circuitry to process a memory access message received from the processing resource. The memory access message enables access to data of the memory device. To process the memory access message, the circuitry is configured to determine one or more cache attributes that indicate whether the data should be read from or stored the cache. The cache attributes may be provided by the memory access message or stored in state data associated with the data to be accessed by the access message.

Classes IPC  ?

  • G06F 12/0888 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p.ex. mémoires cache utilisant la mémorisation cache sélective, p.ex. la purge du cache
  • G06T 1/60 - Gestion de mémoire
  • G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline

66.

ARCHITECTURAL INTERFACES FOR GUEST SOFTWARE TO SUBMIT COMMANDS TO AN ADDRESS TRANSLATION CACHE IN XPUs

      
Numéro d'application 17951024
Statut En instance
Date de dépôt 2022-09-22
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Vakharwala, Rupin H.
  • Lantz, Philip R.

Abrégé

In one embodiment, an apparatus includes a processor comprising an address translation cache (ATC); a shared work queue (SWQ) associated with the ATC, and a port to couple to a host processor over a Peripheral Component Interconnect Express (PCIe)-based link. The apparatus also includes circuitry to receive address translation information from a memory management unit of the host processor that includes virtual memory address to physical memory address translations, store the address translation information in the ATC, receive an invalidation command from the host processor indicating an invalidation of address translation information stored in the ATC, modify the address translation information in the ATC based on the invalidation command, and store completion data in a memory location indicated by the invalidation command.

Classes IPC  ?

  • G06F 12/1081 - Traduction d'adresses pour accès périphérique à la mémoire principale, p.ex. accès direct en mémoire [DMA]
  • G06F 12/0891 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p.ex. mémoires cache utilisant des moyens d’effacement, d’invalidation ou de réinitialisation

67.

SEMICONDUCTOR DEVICE HAVING A NECKED SEMICONDUCTOR BODY AND METHOD OF FORMING SEMICONDUCTOR BODIES OF VARYING WIDTH

      
Numéro d'application 17956763
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s) Sell, Bernhard

Abrégé

Semiconductor devices having necked semiconductor bodies and methods of forming semiconductor bodies of varying width are described. For example, a semiconductor device includes a semiconductor body disposed above a substrate. A gate electrode stack is disposed over a portion of the semiconductor body to define a channel region in the semiconductor body under the gate electrode stack. Source and drain regions are defined in the semiconductor body on either side of the gate electrode stack. Sidewall spacers are disposed adjacent to the gate electrode stack and over only a portion of the source and drain regions. The portion of the source and drain regions under the sidewall spacers has a height and a width greater than a height and a width of the channel region of the semiconductor body.

Classes IPC  ?

  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
  • H01L 29/786 - Transistors à couche mince
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
  • H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/306 - Traitement chimique ou électrique, p.ex. gravure électrolytique
  • H01L 21/308 - Traitement chimique ou électrique, p.ex. gravure électrolytique en utilisant des masques
  • H01L 21/8234 - Technologie MIS
  • H01L 29/16 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée
  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/165 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée comprenant plusieurs des éléments prévus en dans différentes régions semi-conductrices
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 29/51 - Matériaux isolants associés à ces électrodes

68.

METHODS AND APPARATUS TO IMPROVE PIN CONTACT OF A COMPONENT STACK

      
Numéro d'application 17955210
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Geng, Phil
  • Johnson, Jordan
  • Liu, Mengqi
  • Miele, Ralph
  • Pei, Min

Abrégé

Methods, apparatus, systems, and articles of manufacture to improve pin contact are disclosed. An apparatus disclosed herein includes a back plate, a circuit board disposed between the back plate and a socket, and a spring sheet disposed between the back plate and the circuit board.

Classes IPC  ?

  • H01R 12/70 - Dispositifs de couplage
  • H01R 12/82 - Dispositifs de couplage raccordés avec une force d'insertion faible ou nulle
  • H01R 43/26 - Appareils ou procédés spécialement adaptés à la fabrication, l'assemblage, l'entretien ou la réparation de connecteurs de lignes ou de collecteurs de courant ou pour relier les conducteurs électriques pour engager ou séparer les deux pièces d'un dispositif de couplage
  • H05K 7/14 - Montage de la structure de support dans l'enveloppe, sur cadre ou sur bâti

69.

MODULAR VAPOR CHAMBER AND CONNECTION OF SEGMENTS OF MODULAR VAPOR CHAMBER

      
Numéro d'application 17955205
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Khan, Feroze
  • Sen, Arnab
  • Ku, Jeff
  • Alva, Samarth

Abrégé

Particular embodiments described herein provide for a modular vapor chamber and the connection of segments of the modular vapor chamber for an electronic device. In an example, the electronic device can include one or more heat sources and a modular vapor chamber over the one or more heat sources. The modular vapor chamber includes at least two vapor chamber segments and a vapor chamber coupling to couple the at least two vapor chamber segments.

Classes IPC  ?

  • H05K 7/20 - Modifications en vue de faciliter la réfrigération, l'aération ou le chauffage

70.

TECHNOLOGIES FOR SOURCE DEGRADATION DETECTION AND AUTO-TUNING OF CAMERAS

      
Numéro d'application 17952190
Statut En instance
Date de dépôt 2022-09-23
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Midkiff, Kevin M.
  • Wouhaybi, Rita H.

Abrégé

Technologies for source degradation and auto-tuning of cameras are disclosed. In one embodiment, a system includes a compute node connected to one or more cameras. The cameras can monitor an environment, such as a manufacturing process in a factory. The compute node may use image processing, such as a machine-learning-based algorithm, to monitor processes. A system integrator may adjust parameters of the camera and/or the algorithm, such as focus, gain, contrast, white balance, etc. The compute node can monitor the system integrator and learn how to adjust parameters in order to improve key performance indicators (KPIs) of the monitored process. In a production environment, the compute node may then automatically adjust parameters of the camera and/or analysis algorithm based on the actions of the system integrator in order to improve performance of the analysis algorithm.

Classes IPC  ?

  • H04N 17/00 - Diagnostic, test ou mesure, ou leurs détails, pour les systèmes de télévision
  • H04N 5/232 - Dispositifs pour la commande des caméras de télévision, p.ex. commande à distance

71.

TECHNOLOGIES FOR TIMESTAMPING WITH ERROR CORRECTION

      
Numéro d'application 17948965
Statut En instance
Date de dépôt 2022-09-20
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Landau, Yoni
  • Satyanarayana, Janardhan
  • Benhamou, Assaf
  • Bordogna, Mark

Abrégé

Technologies for timestamping data packets with forward error correction is disclosed. Alignment markers may be inserted in a data stream in order to assist with synchronization on the receiving end. After insertion of the alignment markers, a start of frame delimiter or other trigger may be detected, triggering a timestamp corresponding to the start of frame delimiter or other trigger. The data and the timestamp are sent to a remote compute device, which may timestamp the data before removing the alignment markers. With this approach, insertion of the alignment markers does not lead to a deviation in the timestamp of the sending compute device or the receiving compute device.

Classes IPC  ?

  • H04L 43/106 - Surveillance active, p.ex. battement de cœur, utilitaire Ping ou trace-route en utilisant des informations liées au temps dans des paquets, p.ex. en ajoutant des horodatages
  • H04L 69/22 - Analyse syntaxique ou évaluation d’en-têtes
  • H04L 1/00 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue

72.

INTERWORKING OF LEGACY APPLIANCES IN VIRTUALIZED NETWORKS

      
Numéro d'application 17945455
Statut En instance
Date de dépôt 2022-09-15
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Browne, John J.
  • Verrall, Timothy
  • Tahhan, Maryam
  • Mcgrath, Michael J.
  • Harte, Sean
  • Devey, Kevin
  • Kenny, Jonathan
  • Macnamara, Christopher

Abrégé

A computing apparatus, including: a hardware platform; and an interworking broker function (IBF) hosted on the hardware platform, the IBF including a translation driver (TD) associated with a legacy network appliance lacking native interoperability with an orchestrator, the IBF configured to: receive from the orchestrator a network function provisioning or configuration command for the legacy network appliance; operate the TD to translate the command to a format consumable by the legacy network appliance; and forward the command to the legacy network appliance.

Classes IPC  ?

  • H04L 41/0873 - Vérification des conflits de configuration entre les éléments du réseau
  • H04L 41/0806 - Réglages de configuration pour la configuration initiale ou l’approvisionnement, p.ex. prêt à l’emploi [plug-and-play]
  • H04L 41/0823 - Réglages de configuration caractérisés par les objectifs d’un changement de paramètres, p.ex. l’optimisation de la configuration pour améliorer la fiabilité

73.

THREE DIMENSIONAL GLASSES FREE LIGHT FIELD DISPLAY USING EYE LOCATION

      
Numéro d'application 17896372
Statut En instance
Date de dépôt 2022-08-26
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Li, Tuotuo
  • Ratcliff, Joshua J.
  • Huang, Qiong
  • Supikov, Alexey M.
  • Azuma, Ronald T.

Abrégé

Disclosed herein are systems, apparatus, methods, and articles of manufacture to present three dimensional images without glasses. An example apparatus includes a micro lens array and at least one processor. The at least one processor is to: determine a first position of a first pupil of a viewer; determine a second position of a second pupil of the viewer; align a first eye box with the first position of the first pupil; align a second eye box with the second position of the second pupil; render, for presentation on a display, at least one of a color plus depth image or a light field image based on the first position of the first pupil and the second position of the second pupil; and cause backlight to be steered through the micro lens array and alternatingly through the first eye box and the second eye box.

Classes IPC  ?

  • H04N 13/144 - Réduction du scintillement
  • G06F 3/048 - Techniques d’interaction fondées sur les interfaces utilisateur graphiques [GUI]
  • H04N 13/307 - Reproducteurs d’images pour visionnement sans avoir recours à des lunettes spéciales, c. à d. utilisant des affichages autostéréoscopiques utilisant des lentilles du type œil de mouche, p.ex. dispositions de lentilles circulaires
  • H04N 13/106 - Traitement de signaux d’images
  • H04N 13/305 - Reproducteurs d’images pour visionnement sans avoir recours à des lunettes spéciales, c. à d. utilisant des affichages autostéréoscopiques utilisant des lentilles lenticulaires, p.ex. dispositions de lentilles cylindriques
  • H04N 13/383 - Suivi des spectateurs pour le suivi du regard, c. à d. avec détection de l’axe de vision des yeux du spectateur
  • H04N 13/324 - Aspects en rapport avec la couleur
  • H04N 13/139 - Conversion du format, p.ex. du débit de trames ou de la taille
  • G06T 15/06 - Lancer de rayon
  • G06T 15/50 - Effets de lumière

74.

FIELD REPLACEABLE FAN ASSEMBLIES FOR PERIPHERAL PROCESSING UNITS AND RELATED SYSTEMS AND METHODS

      
Numéro d'application 17957698
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Jayaraj, Navneeth
  • Subrahmanyam, Prabhakar
  • K, Nagaraj
  • K, Gopinath
  • Gururaja, Paniraj
  • Mulla, Mahammad Yaseen
  • Gupta, Nitesh
  • Pang, Ying-Feng

Abrégé

Example field replaceable fan assemblies for peripheral processing units and related systems and methods are disclosed. An example apparatus includes a temperature sensor; a fan having a base; at least one memory; machine readable instructions; and processor circuitry to execute operations corresponding to the machine readable instructions to determine a first temperature based on an output of the temperature sensor; and cause the base of the fan to move based on the first temperature.

Classes IPC  ?

  • G06F 1/20 - Moyens de refroidissement
  • H05K 7/20 - Modifications en vue de faciliter la réfrigération, l'aération ou le chauffage

75.

WRITE COMBINE BUFFER (WCB) FOR DEEP NEURAL NETWORK (DNN) ACCELERATOR

      
Numéro d'application 17946311
Statut En instance
Date de dépôt 2022-09-16
Date de la première publication 2023-01-19
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Grymel, Martin-Thomas
  • Bernard, David Thomas
  • Power, Martin
  • Hanrahan, Niall
  • Brady, Kevin

Abrégé

A compute tile includes a WCB that receives a workload of writing an output tensor of a convolution into a local memory of the compute tile. The local memory may be a SRAM. The WCB receives write transactions. A write transaction includes a data block, which is a part of the output tensor, and metadata describing one or more attributes of the data block. The WCB may store write transactions in its internal buffers. The WCB may determine whether to combine two write transactions, e.g., based on an operation mode or metadata in the write transactions. In embodiments where the WCB determines to combine the two write transactions, the WCB may combine the two write transactions into a new write transaction and write the new write transaction into the local memory or an internal memory of the WCB. The total number of write transactions for the workload can be reduced.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
  • G06N 3/04 - Architecture, p.ex. topologie d'interconnexion

76.

REDUCING LATENCY OF HARDWARE TRUSTED EXECUTION ENVIRONMENTS

      
Numéro d'application 17950826
Statut En instance
Date de dépôt 2022-09-22
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Vahldiek-Oberwagner, Anjo Lucas
  • Sahita, Ravi L.
  • Vij, Mona
  • Illikkal, Rameshkumar
  • Steiner, Michael
  • Knauth, Thomas
  • Kuvaiskii, Dmitrii
  • Krishnakumar, Sudha
  • Zmudzinski, Krystof C.
  • Scarlata, Vincent
  • Mckeen, Francis

Abrégé

Example methods and systems are directed to reducing latency in providing trusted execution environments (TEEs). Initializing a TEE includes multiple steps before the TEE starts executing. Besides workload-specific initialization, workload-independent initialization is performed, such as adding memory to the TEE. In function-as-a-service (FaaS) environments, a large portion of the TEE is workload-independent, and thus can be performed prior to receiving the workload. Certain steps performed during TEE initialization are identical for certain classes of workloads. Thus, the common parts of the TEE initialization sequence may be performed before the TEE is requested. When a TEE is requested for a workload in the class and the parts to specialize the TEE for its particular purpose are known, the final steps to initialize the TEE are performed.

Classes IPC  ?

  • G06F 21/79 - Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur pour assurer la sécurité du stockage de données dans les supports de stockage à semi-conducteurs, p.ex. les mémoires adressables directement
  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
  • G06F 12/14 - Protection contre l'utilisation non autorisée de mémoire
  • H04L 9/32 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité comprenant des moyens pour vérifier l'identité ou l'autorisation d'un utilisateur du système
  • H04L 9/14 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité utilisant plusieurs clés ou algorithmes

77.

TIME-TO-DIGITAL CONVERTER AND COMPARATOR-BASED REFERENCE VOLTAGE GENERATOR

      
Numéro d'application 17342397
Statut En instance
Date de dépôt 2021-06-08
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Whitcombe, Amy
  • Carlton, Brent

Abrégé

A time-to-digital converter (TDC) that combines the energy efficiency of a successive approximation (SAR) design with the high speed of pipelined converters by leveraging the inherently pipelined nature of time-domain signaling. The TDC achieves high speed by removing a comparator decision from a signal path, instead using AND/OR gates to separate early and late edges. The TDC uses a pipelined SAR architecture to digitize a differential delay between two incoming clock edges with high speed and low power consumption. Described is a modular digital reference voltage generator that can be used for a capacitive digital-to-analog converter (DAC). The generator comprises a decoupling capacitor, one or more clocked comparators, and power transistor(s). A simplified digital low dropout (LDO) circuitry is used to provide fast reference voltage generation with minimal overhead. The LDO circuitry is arrayed using time-interleaved synchronous clocks or staggered asynchronous clocks to provide finer timing resolution.

Classes IPC  ?

  • G04F 10/00 - Appareils pour mesurer des intervalles de temps inconnus par des moyens électriques
  • H03M 1/38 - Valeur analogique comparée à des valeurs de référence uniquement séquentiellement, p.ex. du type à approximations successives
  • G05F 1/575 - Régulation de la tension ou de l'intensité là où la variable effectivement régulée par le dispositif de réglage final est du type continu utilisant des dispositifs à semi-conducteurs en série avec la charge comme dispositifs de réglage final caractérisé par le circuit de rétroaction

78.

SYSTEMS, APPARATUS, ARTICLES OF MANUFACTURE, AND METHODS FOR PROACTIVE DATA ROUTING

      
Numéro d'application 17947009
Statut En instance
Date de dépôt 2022-09-16
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Wouhaybi, Rita
  • Mo, Stanley
  • Moustafa, Hassnaa
  • Pisharody, Greeshma

Abrégé

Methods, apparatus, systems, and articles of manufacture are disclosed for proactive data routing. An example apparatus includes at least one memory, machine-readable instructions, and processor circuitry to execute the machine-readable instructions to at least execute a machine-learning model to output a first data routing path in a network environment based on metadata associated with an event in the network environment. The processor circuitry is further to, after a detection of a change of the first data routing path to a second data routing path, retrain the machine-learning model to output a third data routing path based on the second data routing path. The processor circuitry is additionally to cause transmission of a second message to a first node based on the third data routing path after an identification of the event.

Classes IPC  ?

  • H04L 45/00 - Routage ou recherche de routes de paquets dans les réseaux de commutation de données
  • H04L 45/16 - Routage multipoint

79.

INCOMING COMMUNICATION FILTERING SYSTEM

      
Numéro d'application 17893935
Statut En instance
Date de dépôt 2022-08-23
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Loi, Daria A.
  • Nagisetty, Ramune
  • Anderson, Glen J.
  • Denman, Pete A.

Abrégé

Disclosed herein is an example communication apparatus that includes processor circuitry to execute instructions to: determine a context of a message; perform a comparison of the context of the message with a target recipient emotional state; apply a rule to select an action for the message based on the comparison; cause performance of the action; determine an effect of the action on an emotional state of a user; and update the rule based on the effect.

Classes IPC  ?

  • H04L 51/212 - Surveillance ou traitement des messages utilisant un filtrage ou un blocage sélectif
  • H04L 67/306 - Profils des utilisateurs
  • H04L 51/10 - Informations multimédias
  • G06N 20/00 - Apprentissage automatique
  • G06N 5/02 - Représentation de la connaissance; Représentation symbolique
  • H04L 51/043 - Messagerie en temps réel ou quasi en temps réel, p.ex. messagerie instantanée [IM] en utilisant ou en gérant les informations de présence
  • H04L 51/226 - Livraison selon les priorités
  • H04L 67/50 - Services réseau

80.

SWITCHABLE IMAGE SOURCE IN A HYBRID GRAPHICS SYSTEMS

      
Numéro d'application 17859984
Statut En instance
Date de dépôt 2022-07-07
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Akiyama, James E.
  • Howard, John
  • Ramadoss, Murali
  • Smith, Gary K.
  • Witter, Todd M.
  • Ramanathan, Satish
  • Li, Zhengmin

Abrégé

Examples described herein relate to a graphics processing system that includes one or more integrated graphics systems and one or more discrete graphics systems. In some examples, an operating system (OS) or other software supports switching between image display data being provided from either an integrated graphics system or a discrete graphics system by configuring a multiplexer at runtime to output image data to a display. In some examples, a multiplexer is not used and interface supported messages are used to transfer image data from an integrated graphics system to a discrete graphics system and the discrete graphics system generates and outputs image data to a display. In some examples, interface supported messages are used to transfer image data from a discrete graphics system to an integrated graphics system and the integrated graphics system uses an overlay process to generate a composite image for output to a display.

Classes IPC  ?

  • G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline
  • G09G 5/36 - Dispositions ou circuits de commande de l'affichage communs à l'affichage utilisant des tubes à rayons cathodiques et à l'affichage utilisant d'autres moyens de visualisation caractérisés par l'affichage de dessins graphiques individuels en utilisant une mémoire à mappage binaire
  • G09G 5/14 - Affichage de fenêtres multiples

81.

SYSTEM, METHOD AND APPARATUS FOR REDUCING LATENCY OF RECEIVER OPERATIONS DURING A CONTAINMENT MODE OF OPERATION

      
Numéro d'application 17954419
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2023-01-19
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Paliwal, Nitish
  • Nasit, Binal
  • Purohit, Peeyush
  • Yap, Kirk S.
  • Makaram, Raghunandan
  • Blankenship, Robert G.

Abrégé

In one embodiment, an apparatus includes: a control circuit to receive a message authentication code (MAC) for an epoch comprising a plurality of flits; a calculation circuit to calculate a computed MAC for the epoch; a cryptographic circuit to receive the epoch via a link and decrypt the plurality of flits, prior to authentication of the epoch; and at least one memory to store messages of the decrypted plurality of flits, prior to the authentication of the epoch. Other embodiments are described and claimed.

Classes IPC  ?

  • G06F 21/60 - Protection de données
  • G06F 21/62 - Protection de l’accès à des données via une plate-forme, p.ex. par clés ou règles de contrôle de l’accès
  • G06F 21/85 - Protection des dispositifs de saisie, d’affichage de données ou d’interconnexion dispositifs d’interconnexion, p.ex. les dispositifs connectés à un bus ou les dispositifs en ligne

82.

METHOD AND APPARATUS FOR DISTRIBUTED AND COOPERATIVE COMPUTATION IN ARTIFICIAL NEURAL NETWORKS

      
Numéro d'application 17949093
Statut En instance
Date de dépôt 2022-09-20
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Pratas, Frederico C.
  • Falcon, Ayose J.
  • Lupon, Marc
  • Latorre, Fernando
  • Lopez, Pedro
  • Herrero Abellanas, Enric
  • Tournavitis, Georgios

Abrégé

An apparatus and method are described for distributed and cooperative computation in artificial neural networks. For example, one embodiment of an apparatus comprises: an input/output (I/O) interface; a plurality of processing units communicatively coupled to the I/O interface to receive data for input neurons and synaptic weights associated with each of the input neurons, each of the plurality of processing units to process at least a portion of the data for the input neurons and synaptic weights to generate partial results; and an interconnect communicatively coupling the plurality of processing units, each of the processing units to share the partial results with one or more other processing units over the interconnect, the other processing units using the partial results to generate additional partial results or final results. The processing units may share data including input neurons and weights over the shared input bus.

Classes IPC  ?

  • G06F 17/15 - Calcul de fonction de corrélation
  • G06N 3/063 - Réalisation physique, c. à d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
  • G06F 12/0862 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p.ex. mémoires cache avec pré-lecture
  • G06F 12/0875 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p.ex. mémoires cache avec mémoire cache dédiée, p.ex. instruction ou pile
  • G06N 3/04 - Architecture, p.ex. topologie d'interconnexion

83.

METHOD AND APPARATUS TO DETECT NETWORK IDLENESS IN A NETWORK DEVICE TO PROVIDE POWER SAVINGS IN A DATA CENTER

      
Numéro d'application 17957719
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Iyengar, Srinivasan S.
  • Mcshane, Erik
  • Ho, Edward
  • Elati, Noam

Abrégé

A network device can place some or all of the packet processing pipeline into a low-power state for detected idle intervals of sufficient duration. The network device detects idleness greater than a critical duration and automatically engages a low-power mode involving clock throttling and/or clock gating. The power savings in the packet processing pipeline in the network device is based on the average long-term residency in idleness. The idle power is reduced for the packet processing pipeline in the network device by detecting average long-term idleness as a function of the minimum latency of the packet processing pipeline, which is used to reduce the clock rate of the packet processing pipeline, thereby resulting in power savings for the network device.

Classes IPC  ?

  • G06F 1/324 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par réduction de la fréquence d’horloge
  • H04L 49/1546 - Multi-étages non bloquants, p.ex. Clos en utilisant un fonctionnement en pipeline

84.

SYSTEM MANAGEMENT MODE RUNTIME RESILIENCY MANAGER

      
Numéro d'application CN2021106444
Numéro de publication 2023/283872
Statut Délivré - en vigueur
Date de dépôt 2021-07-15
Date de publication 2023-01-19
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Yao, Jiewen
  • Zimmer, Vincent

Abrégé

A system management mode (SMM) runtime resiliency manager (SRM) augments computing resource protection policies provided by an SMM policy shim. The SMM shim protects system resources by deprivileging system management interrupt (SMI) handlers to a lower level of privilege (e.g., ring 3 privilege) and by configuring page tables and register bitmaps (e.g., I/O, MSR, and Save State register bitmaps). SRM capabilities include protecting the SMM shim, updating the SMM shim, protecting a computing system during SMM shim update, detecting SMM attacks, and recovering attacked or faulty SMM components.

Classes IPC  ?

  • G06F 9/44 - Dispositions pour exécuter des programmes spécifiques

85.

SIXTH GENERATION (6G) SYSTEM ARCHITECTURE AND FUNCTIONS

      
Numéro d'application US2022036662
Numéro de publication 2023/287696
Statut Délivré - en vigueur
Date de dépôt 2022-07-11
Date de publication 2023-01-19
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Li, Qian
  • Ding, Zongrui
  • Wu, Geng
  • Bangolae, Sangeetha L.
  • Palat, Sudeep
  • Stojanovski, Alexandre Saso
  • Luetzenkirchen, Thomas
  • Liao, Ching-Yu
  • Kolekar, Abhijeet

Abrégé

Various embodiments herein provide techniques related to sixth generation (6G) system architecture and functions. For example, embodiments may relate to one or more of: Design principle and system architecture; Orchestration frontend service; Dynamic device-network computing scaling; RDMA over radio; Cloud workload offloading to network; Computing- embedded air interface; Service chain aware transport; and/or Enabling Al capabilities. Other embodiments may be described and/or claimed.

Classes IPC  ?

  • H04L 41/5051 - Service à la demande, p.ex. définition et déploiement des services en temps réel
  • H04L 41/0896 - Gestion de la bande passante ou de la capacité des réseaux, c. à d. augmentation ou diminution automatique des capacités
  • H04L 47/2425 - Trafic caractérisé par des attributs spécifiques, p.ex. la priorité ou QoS pour la prise en charge de spécifications de services, p.ex. SLA
  • H04L 47/2483 - Trafic caractérisé par des attributs spécifiques, p.ex. la priorité ou QoS en impliquant l’identification des flux individuels
  • H04W 88/18 - Dispositifs de logistique; Dispositifs de gestion de réseaux
  • H04W 88/08 - Dispositifs formant point d'accès

86.

BEAMFORMING FOR MULTIPLE-INPUT MULTIPLE-OUTPUT (MIMO) MODES IN OPEN RADIO ACCESS NETWORK (O-RAN) SYSTEMS

      
Numéro d'application US2022036850
Numéro de publication 2023/287808
Statut Délivré - en vigueur
Date de dépôt 2022-07-12
Date de publication 2023-01-19
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Whinnett, Nicholas
  • Ying, Dawei
  • Mondal, Bishwarup
  • Schreck, Jan
  • Han, Jaemin
  • Ruan, Leifeng
  • Sun, Jianli

Abrégé

Various embodiments herein are directed to beamforming associated with multiple-input multiple-output (MIMO) modes in open radio access network (O-RAN) systems. In one embodiment, an apparatus comprises: memory to store beamforming configuration information associated with a plurality MIMO modes; and processing circuitry, coupled with the memory to: retrieve the beamforming configuration information from the memory; request, based on the beamforming configuration information, measurements associated with the plurality of MIMO modes; receive the measurements associated with the plurality of MIMO modes; and based on the received measurements, train an artificial intelligence/machine learning (AI/ML) model that is to predict relative beamforming performance between the plurality of MIMO modes.

Classes IPC  ?

  • H04B 7/06 - Systèmes de diversité; Systèmes à plusieurs antennes, c. à d. émission ou réception utilisant plusieurs antennes utilisant plusieurs antennes indépendantes espacées à la station d'émission
  • H04B 7/0452 - Systèmes MIMO à plusieurs utilisateurs
  • H04B 17/336 - Rapport signal/interférence ou rapport porteuse/interférence
  • G06N 20/00 - Apprentissage automatique
  • H04W 24/08 - Réalisation de tests en trafic réel
  • H04W 88/08 - Dispositifs formant point d'accès

87.

DEVICE, METHOD AND SYSTEM TO PROVIDE THREAD SCHEDULING HINTS TO A SOFTWARE PROCESS

      
Numéro d'application 17374728
Statut En instance
Date de dépôt 2021-07-13
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Bassin, Vadim
  • Weissmann, Eliezer
  • Rotem, Efraim
  • Mandelblat, Julius

Abrégé

Techniques and mechanisms for providing a thread scheduling hint to an operating system of a processor which comprises first cores and second cores. In an embodiment, the first cores are of a first type which corresponds to a first range of sizes, and the second cores are of a second type which corresponds to a second range of sizes smaller than the first range of sizes. A power control unit (PCU) of the processor is to detect that an inefficiency, of a first operational mode of the processor, would exist while an indication of an amount of power, to be available to the processor, is below a threshold. Based on the detecting, the PCU hints to an executing software process that a given core is to be included in, or omitted from, a pool of cores available for thread scheduling. The hint indicates the given core based on a relative prioritization of the first core type and the second core type.

Classes IPC  ?

  • G06F 1/3293 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par transfert vers un processeur plus économe en énergie, p.ex. vers un sous-processeur
  • G06F 1/3228 - Surveillance d’exécution de tâches, p.ex. par utilisation de temporisations d’attente, de commandes d’arrêt ou de commandes d’attente
  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption

88.

SURFACE FINISHES WITH LOW RBTV FOR FINE AND MIXED BUMP PITCH ARCHITECTURES

      
Numéro d'application 17952080
Statut En instance
Date de dépôt 2022-09-23
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Darmawaikarta, Kristof
  • May, Robert
  • Kandanur, Sashi
  • Boyapati, Sri Ranga Sai
  • Pietambaram, Srinivas
  • Cho, Steve
  • Han, Jung Kyu
  • Heaton, Thomas
  • Lehaf, Ali
  • Eluri, Ravindranadh
  • Tanaka, Hiroki
  • Aleksov, Aleksandar
  • Seneviratne, Dilan

Abrégé

Embodiments described herein include electronic packages and methods of forming such packages. An electronic package includes a package substrate, first conductive pads formed over the package substrate, where the first conductive pads have a first surface area, and second conductive pads over the package substrate, where the second conductive pads have a second surface area greater than the first surface area. The electronic package also includes a solder resist layer over the first and second conductive pads, and a plurality of solder resist openings that expose one of the first or second conductive pads. The solder resist openings of the electronic package may include conductive material that is substantially coplanar with a top surface of the solder resist layer. The electronic package further includes solder bumps over the conductive material in the solder resist openings, where the solder bumps have a low bump thickness variation (BTV).

Classes IPC  ?

  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif

89.

GESTURE MATCHING MECHANISM

      
Numéro d'application 17947991
Statut En instance
Date de dépôt 2022-09-19
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Li, Wenlong
  • Shen, Xiaolu
  • Zhang, Lidan
  • Lorenzo, Jose E.
  • Li, Qiang
  • Holmes, Steven
  • Tong, Xiaofeng
  • Du, Yangzhou
  • Smiley, Mary
  • Mishra, Alok

Abrégé

Example gesture matching mechanisms are disclosed herein. An example machine readable storage device or disc includes instructions that, when executed, cause programmable circuitry to at least: prompt a user to perform gestures to register the user, randomly select at least one of the gestures for authentication of the user, prompt the user to perform the at least one selected gesture, translate the gesture into an animated avatar for display at a display device, the animated avatar including a face, analyze performance of the gesture by the user, and authenticate the user based on the performance of the gesture.

Classes IPC  ?

  • G06F 21/32 - Authentification de l’utilisateur par données biométriques, p.ex. empreintes digitales, balayages de l’iris ou empreintes vocales
  • H04L 9/40 - Protocoles réseaux de sécurité
  • H04L 9/32 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité comprenant des moyens pour vérifier l'identité ou l'autorisation d'un utilisateur du système
  • G06F 21/30 - Authentification, c. à d. détermination de l’identité ou de l’habilitation des responsables de la sécurité
  • H04W 12/06 - Authentification
  • H04W 12/065 - Authentification continue
  • H04W 12/68 - Sécurité dépendant du contexte dépendant des gestes ou des comportements
  • G06V 40/20 - Mouvements ou comportement, p.ex. reconnaissance des gestes
  • G06F 3/01 - Dispositions d'entrée ou dispositions d'entrée et de sortie combinées pour l'interaction entre l'utilisateur et le calculateur
  • G06F 21/36 - Authentification de l’utilisateur par représentation graphique ou iconique
  • G06T 19/00 - Transformation de modèles ou d'images tridimensionnels [3D] pour infographie

90.

LOW-COST SURFACE MOUNT EMI GASKETS

      
Numéro d'application 17956486
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Han, Dong-Ho
  • Subramanya, Bala
  • Govind, Greeshmaja
  • E, Sun Ye
  • Koh, Boon Ping
  • Paavola, Juha
  • Stevens, Kerry
  • Delaplane, Neil
  • Wee, Quek Liang

Abrégé

Electrically conductive compressible gaskets can be employed to ground a heat solution and provide electromagnetic interference (EMI) shielding. A plurality of gaskets may be arranged around the perimeter of an integrated circuit package such as a processor or system on a chip. Each of the gaskets is in contact with a ground plane in the package, and upon contact with a heat sink or cold plate, creates an electrical path that grounds the heat sink or cold plate and thereby minimizes the emission of spurious radio signals. Other embodiments may be described and/or claimed.

Classes IPC  ?

  • H01L 23/552 - Protection contre les radiations, p.ex. la lumière
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 23/367 - Refroidissement facilité par la forme du dispositif
  • H01L 21/48 - Fabrication ou traitement de parties, p.ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes

91.

METHODS AND APPARATUS TO IMPLEMENT OFF-SCREEN INDICATION OF BATTERY CHARGE STATUS IN MOBILE PLATFORMS

      
Numéro d'application 17955384
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2023-01-19
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Srighakollapu, N.V.S. Kumar
  • Mishra, Ankur
  • Satheesakurup, Sreejith
  • Bhalsod, Saunak

Abrégé

Methods, apparatus, systems, and articles of manufacture are disclosed that implement an off-screen indication of battery charge in mobile platforms. In an example, the apparatus includes a keyboard, an interface circuitry, and a processor circuitry. The example processor circuitry to instantiate remaining state of charge (RSOC) controller circuitry to detect a battery charge level display event on a mobile device, the mobile device in a pre-boot state. The example processor circuitry additionally to instantiate fuel gauge circuitry to determine a charge level of a battery of the mobile device and keyboard display circuitry to, after the battery charge level display event, cause a display of the charge level of the battery in the pre-boot state with ones of backlights of a second ones keys on the keyboard.

Classes IPC  ?

  • G08B 5/36 - Systèmes de signalisation optique, p.ex. systèmes d'appel de personnes, indication à distance de l'occupation de sièges utilisant une transmission électromécanique utilisant des sources de lumière visible
  • G06F 3/02 - Dispositions d'entrée utilisant des interrupteurs actionnés manuellement, p.ex. des claviers ou des cadrans
  • G06F 1/3212 - Surveillance du niveau de charge de la batterie, p.ex. un mode d’économie d’énergie étant activé lorsque la tension de la batterie descend sous un certain niveau

92.

NON-CRYPTOGRAPHIC HASHING USING CARRY-LESS MULTIPLICATION

      
Numéro d'application 17902180
Statut En instance
Date de dépôt 2022-09-02
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Tucker, Gregory B.
  • Gopal, Vinodh

Abrégé

Non-cryptographic hashing using carry-less multiplication and associated methods, software, and apparatus. Under one aspect, the disclosed hash solution expands on CRC technology that updates a polynomial expansion and final reduction, to use initialization (init), update and finalize stages with extended seed values. The hash solutions operate on input data partitioned into multiple blocks comprising sequences of byte data, such as ASCII characters. During multiple rounds of an update stage, operations are performed on sub-blocks of a given block in parallel including carry-less multiplication and shuffle operations. During a finalize stage, multiple SHA or carry-less multiplication operations are performed on data output following a final round of the update stage.

Classes IPC  ?

  • H04L 9/06 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité l'appareil de chiffrement utilisant des registres à décalage ou des mémoires pour le codage par blocs, p.ex. système DES
  • G06F 9/38 - Exécution simultanée d'instructions
  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions

93.

CLUSTER WIDE REBUILD REDUCTION AGAINST STORAGE NODE FAILURES

      
Numéro d'application 17936201
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Reddy, Anjaneya Reddy Chagam
  • Kumar, Mohan J.

Abrégé

Systems, apparatuses and methods may provide for technology that detects a first failure in a first storage server, wherein the first storage server is connected to a first non-volatile memory (NVM) via a switch, selects a second storage server that is connected to the first NVM via the switch, wherein the first storage server and the second storage server are in a storage cluster, and configures the second storage server to host first data resident on the first NVM, wherein configuring the second storage server to host the first data bypasses a cluster-wide rebalance of the storage cluster.

Classes IPC  ?

  • G06F 11/20 - Détection ou correction d'erreur dans une donnée par redondance dans le matériel en utilisant un masquage actif du défaut, p.ex. en déconnectant les éléments défaillants ou en insérant des éléments de rechange

94.

DEEP NEURAL NETWORK (DNN) ACCELERATORS WITH WEIGHT LAYOUT REARRANGEMENT

      
Numéro d'application 17946231
Statut En instance
Date de dépôt 2022-09-16
Date de la première publication 2023-01-19
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Kadri, Sudheendra
  • Crews, Darren
  • Mathaikutty, Deepak Abraham
  • Deidda, Andrea
  • Raha, Arnab
  • Brady, Kevin
  • Bernard, David Thomas

Abrégé

An DNN accelerator includes a DMA engine that can rearrange weight data layout. The DMA engine may read a weight tensor from a memory (e.g., DRAM). The weight tensor includes weights arranged in a 3D matrix. The DMA engine may partition the weight tensor into a plurality of virtual banks based on a structure of a PE array, e.g., based on the number of activated PE columns in the PE array. Then the DMA engine may partition a virtual bank into a plurality of virtual sub-banks. The DMA engine may also identify data blocks from different ones of the plurality of virtual sub-banks. A data block may include a plurality of input channels and may have a predetermined spatial size and storage size. The DMA engine form a linear data structure by interleaving the data blocks. The DMA engine can write the linear data structure into another memory (e.g., SRAM).

Classes IPC  ?

  • G06N 3/063 - Réalisation physique, c. à d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
  • G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p.ex. acces direct à la mémoire, vol de cycle

95.

TEMPORAL DATA STRUCTURES IN A RAY TRACING ARCHITECTURE

      
Numéro d'application 17868610
Statut En instance
Date de dépôt 2022-07-19
Date de la première publication 2023-01-19
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Woop, Sven
  • Afra, Attila
  • Benthin, Carsten
  • Wald, Ingo
  • Guenther, Johannes

Abrégé

A graphics processing apparatus comprising bounding volume hierarchy (BVH) construction circuitry to perform a spatial analysis and temporal analysis related to a plurality of input primitives and responsively generate a BVH comprising spatial, temporal, and spatial-temporal components that are hierarchically arranged, wherein the spatial components include a plurality of spatial nodes with children, the spatial nodes bounding the children using spatial bounds, and the temporal components comprise temporal nodes with children, the temporal nodes bounding their children using temporal bounds and the spatial-temporal components comprise spatial-temporal nodes with children, the spatial-temporal nodes bounding their children using spatial and temporal bounds; and ray traversal/intersection circuitry to traverse a ray or a set of rays through the BVH in accordance with the spatial and temporal components.

Classes IPC  ?

  • G06T 15/00 - Rendu d'images tridimensionnelles [3D]
  • G06T 15/06 - Lancer de rayon
  • G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline

96.

REGULATORY LIMIT COMPLIANT PACKET PRIORITY-BASED ADAPTIVE TRANSMIT POWER CONTROLLER

      
Numéro d'application 17398495
Statut En instance
Date de dépôt 2021-08-10
Date de la première publication 2023-01-19
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Divakaran, Sudeep
  • Elliott, Brent
  • Lee, Kwan Ho
  • Meyuhas, Gil

Abrégé

A wireless device includes one or more antennas coupled to a transmit (TX) chain. The TX chain is configured to generate output RF signals using baseband signals. The TX chain includes a TX power controller configured to classify a packet of the output RF signals into a priority category of a plurality of priority categories based on priority information within the packet. The TX power controller is further to determine a time average specific absorption rate (TAS) energy budget of the wireless device. The TAS energy budget is based on a pre-configured regulatory power limit (e.g., SAR transmit power limit) of the wireless device over a time interval. Transmission power for transmitting the packet is determined based on the priority category and the TAS energy budget. The packet is encoded for transmission via the one or more antennas using the determined transmission power.

Classes IPC  ?

  • H04W 52/28 - Commande de puissance d'émission [TPC Transmission power control] le TPC étant effectué selon des paramètres spécifiques utilisant le profil utilisateur, p.ex. la vitesse, la priorité ou l'état du réseau, p.ex. en attente, libre ou absence de transmission
  • H04W 52/36 - Commande de puissance d'émission [TPC Transmission power control] utilisant les limitations de la quantité totale de puissance d'émission disponible avec une plage ou un ensemble discrets de valeurs, p.ex. incrément, variation graduelle ou décalages
  • H04W 52/26 - Commande de puissance d'émission [TPC Transmission power control] le TPC étant effectué selon des paramètres spécifiques utilisant le débit de transmission ou la qualité de service [QoS Quality of Service]

97.

TOOL FOR FACILITATING EFFICIENCY IN MACHINE LEARNING

      
Numéro d'application 17874876
Statut En instance
Date de dépôt 2022-07-27
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Barik, Rajkishore
  • Lewis, Brian T.
  • Sundaresan, Murali
  • Jackson, Jeffrey
  • Chen, Feng
  • Chen, Xiaoming
  • Macpherson, Mike

Abrégé

A mechanism is described for facilitating smart distribution of resources for deep learning autonomous machines. A method of embodiments, as described herein, includes detecting one or more sets of data from one or more sources over one or more networks, and introducing a library to a neural network application to determine optimal point at which to apply frequency scaling without degrading performance of the neural network application at a computing device.

Classes IPC  ?

  • G06N 3/063 - Réalisation physique, c. à d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
  • G06N 3/04 - Architecture, p.ex. topologie d'interconnexion
  • G06N 3/08 - Méthodes d'apprentissage
  • G06N 5/00 - Agencements informatiques utilisant des modèles fondés sur la connaissance
  • G06F 9/46 - Dispositions pour la multiprogrammation

98.

METHOD TO IMPLEMENT HALF WIDTH MODES IN DRAM AND DOUBLING OF BANK RESOURCES

      
Numéro d'application 17944980
Statut En instance
Date de dépôt 2022-09-14
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s) Bains, Kuljit S.

Abrégé

Methods and apparatus implementing half width modes in DRAM and doubling of bank resources. DRAM devices, such as LPDDR6 SDRAM dies include multiple memory banks configured in memory groups and include I/O interface circuitry for first and second memory channels. A DRAM device may be selectively operated in a first half-width mode under which DQ lines for a partial memory channel operate as a first half-width DQ data bus. When operated in the first half-width mode, the partial memory channel is enabled to access all the memory banks on the DRAM. The DRAM device may also be selectively operated in a second half-width mode under which DQ lines for first and second partial memory channels operate as independent half-width DQ data buses. In this mode, each partial memory channel enables access to a respective portion of the memory banks.

Classes IPC  ?

  • G11C 11/4096 - Circuits de commande ou de gestion d'entrée/sortie [E/S, I/O] de données, p.ex. circuits pour la lecture ou l'écriture, circuits d'attaque d'entrée/sortie ou commutateurs de lignes de bits
  • G11C 11/4076 - Circuits de synchronisation

99.

METHOD AND SYSTEM FOR DIGITAL EQUALIZATION OF A LINEAR OR NON-LINEAR SYSTEM

      
Numéro d'application 17358044
Statut En instance
Date de dépôt 2021-06-25
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Molina, Albert
  • Clara, Martin
  • Azadet, Kameran

Abrégé

A system and method for equalization of a linear or non-linear system. The system includes an adder configured to add an analog reference signal and an input signal, a processing system configured to process a sum of the analog reference signal and the input signal, a non-linear equalizer (NLEQ) configured to process an output of the processing system to remove a distortion incurred by the processing system, a calibration circuitry configured to generate a reconstructed reference signal in digital domain based on measurement of the analog reference signal, and generate coefficients for the NLEQ based on the reconstructed reference signal and the output of the processing system, and a subtractor configured to subtract the reconstructed reference signal from an output of the NLEQ. The analog reference signal may be a sinusoid including single or multiple tones of sinusoids. The non-linear system may be an analog-to-digital converter (ADC).

Classes IPC  ?

  • H03M 1/10 - Calibrage ou tests
  • H03M 1/06 - Compensation ou prévention continue de l'influence indésirable de paramètres physiques

100.

MULTI-CHIP PACKAGE AND METHOD OF PROVIDING DIE-TO-DIE INTERCONNECTS IN SAME

      
Numéro d'application 17956761
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2023-01-19
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Braunisch, Henning M.
  • Chiu, Chia-Pin
  • Aleksov, Aleksander
  • Au, Hinmeng
  • Lotz, Stefanie M.
  • Swan, Johanna M.
  • Sharan, Sujit

Abrégé

A multi-chip package includes a substrate (110) having a first side (111), an opposing second side (112), and a third side (213) that extends from the first side to the second side, a first die (120) attached to the first side of the substrate and a second die (130) attached to the first side of the substrate, and a bridge (140) adjacent to the third side of the substrate and attached to the first die and to the second die. No portion of the substrate is underneath the bridge. The bridge creates a connection between the first die and the second die. Alternatively, the bridge may be disposed in a cavity (615, 915) in the substrate or between the substrate and a die layer (750). The bridge may constitute an active die and may be attached to the substrate using wirebonds (241, 841, 1141, 1541).

Classes IPC  ?

  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
  • H01L 23/13 - Supports, p.ex. substrats isolants non amovibles caractérisés par leur forme
  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
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