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2024 juin 21
2024 mai 29
2024 avril 18
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Classe IPC
H01L 29/66 - Types de dispositifs semi-conducteurs 1 505
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée 1 023
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices 735
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif 640
H01L 21/8234 - Technologie MIS 604
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Statut
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1.

SEAL RING STRUCTURES

      
Numéro d'application 18095156
Statut En instance
Date de dépôt 2023-01-10
Date de la première publication 2024-07-11
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Levy, Mark D.
  • Cucci, Brett T.
  • Porter, Spencer H.
  • Sharma, Santosh

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to seal ring structures and methods of manufacture. The structure includes: a semiconductor substrate; a channel layer above the semiconductor substrate; a trench within the channel layer, extending to the semiconductor substrate; and a moisture barrier layer lining sidewalls and a bottom surface of the trench.

Classes IPC  ?

  • H01L 23/58 - Dispositions électriques structurelles non prévues ailleurs pour dispositifs semi-conducteurs
  • H01L 23/31 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par leur disposition
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT

2.

STRUCTURE INCLUDING N-TYPE WELL OVER N-TYPE DEEP WELL AND BETWEEN PAIR OF P-TYPE WELLS FOR ESD PROTECTION

      
Numéro d'application 18152420
Statut En instance
Date de dépôt 2023-01-10
Date de la première publication 2024-07-11
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Karalkar, Sagar Premnath
  • Gebreselasie, Ephrem G.
  • Krishnasamy, Rajendran
  • Gauthier, Jr., Robert J.
  • Mitra, Souvick

Abrégé

The disclosure provides a structure including an n-type well over an n-type deep well and between a pair of p-type wells for electrostatic discharge (ESD) protection. The structure may include a p-type deep well over a substrate, a first n-type well over the p-type deep well, and a pair of p-type wells over the p-type deep well. The pair of p-type wells are each adjacent opposite horizontal ends of the n-type well. A pair of second n-type wells are over the p-type deep well and adjacent one of the pair of p-type wells. Each p-type well is horizontally between the first n-type well and one of the second n-type wells.

Classes IPC  ?

  • H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface

3.

LATERAL CAPACITORS OF SEMICONDUCTOR DEVICES

      
Numéro d'application 18151509
Statut En instance
Date de dépôt 2023-01-09
Date de la première publication 2024-07-11
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Pritchard, David
  • Yu, Hong
  • Zhao, Zhixing

Abrégé

A semiconductor device is provided. The semiconductor device includes a substrate, a gate electrode, an isolation structure, and an electrode plate. The gate electrode is over the substrate and the isolation structure is in contact with the gate electrode. The electrode plate is in the isolation structure.

Classes IPC  ?

  • H01L 27/13 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant combiné avec des composants passifs à film mince ou à film épais
  • H01L 21/762 - Régions diélectriques
  • H01L 21/84 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant autre chose qu'un corps semi-conducteur, p.ex. étant un corps isolant
  • H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant

4.

OPTICAL PHASE SHIFTER WITH ONE OR MORE INTEGRATED THERMOELECTRIC DEVICES

      
Numéro d'application 18094716
Statut En instance
Date de dépôt 2023-01-09
Date de la première publication 2024-07-11
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Jain, Vibhor
  • Bian, Yusheng
  • Pandey, Shesh Mani
  • Aboketaf, Abdelsalam
  • Srivastava, Ravi Prakash

Abrégé

Structures including an optical phase shifter and methods of forming a structure including an optical phase shifter. The structure comprises an optical phase shifter including a waveguide core having a first branch and a second branch laterally spaced from the first branch. The structure further comprises a thermoelectric device including a first plurality of pillars and a second plurality of pillars that alternate with the first plurality of pillars in a series circuit. The first plurality of pillars and the second plurality of pillars disposed adjacent to the first branch of the waveguide core, the first plurality of pillars comprises an n-type semiconductor material, and the second plurality of pillars comprises a p-type semiconductor material.

Classes IPC  ?

  • G02F 1/21 - Dispositifs ou dispositions pour la commande de l'intensité, de la couleur, de la phase, de la polarisation ou de la direction de la lumière arrivant d'une source lumineuse indépendante, p.ex. commutation, ouverture de porte ou modulation; Optique non linéaire pour la commande de l'intensité, de la phase, de la polarisation ou de la couleur par interférence
  • F25B 21/04 - Machines, installations ou systèmes utilisant des effets électriques ou magnétiques utilisant l'effet Nernst-Ettinghausen réversibles
  • G02F 1/225 - Dispositifs ou dispositions pour la commande de l'intensité, de la couleur, de la phase, de la polarisation ou de la direction de la lumière arrivant d'une source lumineuse indépendante, p.ex. commutation, ouverture de porte ou modulation; Optique non linéaire pour la commande de l'intensité, de la phase, de la polarisation ou de la couleur par interférence dans une structure de guide d'ondes optique
  • H10N 10/17 - Dispositifs thermoélectriques comportant une jonction de matériaux différents, c. à d. dispositifs présentant l'effet Seebeck ou l'effet Peltier fonctionnant exclusivement par les effets Peltier ou Seebeck caractérisés par la structure ou la configuration de la cellule ou du thermocouple constituant le dispositif
  • H10N 10/851 - Matériaux actifs thermoélectriques comprenant des compositions inorganiques
  • H10N 10/852 - Matériaux actifs thermoélectriques comprenant des compositions inorganiques comprenant du tellure, du sélénium ou du soufre

5.

ELECTRONICALLY PROGRAMMABLE FUSE WITH HEATING TRANSISTORS

      
Numéro d'application 18150831
Statut En instance
Date de dépôt 2023-01-06
Date de la première publication 2024-07-11
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Pandey, Shesh M.
  • Nath, Anindya
  • Loiseau, Alain F.
  • Mitra, Souvick
  • Tan, Chung F.
  • Holt, Judson R.

Abrégé

A structure includes: an electrically programmable fuse (e-fuse) including an anode and a cathode; at least one transistor positioned adjacent the e-fuse; and an electrically conductive interconnect coupling the cathode of the e-fuse to the at least one transistor, wherein the at least one transistor includes at least one semiconductor fin extending perpendicularly to the e-fuse.

Classes IPC  ?

  • H01L 23/525 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées avec des interconnexions modifiables
  • H01L 23/34 - Dispositions pour le refroidissement, le chauffage, la ventilation ou la compensation de la température
  • H01L 23/62 - Protection contre l'excès de courant ou la surcharge, p.ex. fusibles, shunts

6.

DEVICE WITH ISOLATION STRUCTURES IN ACTIVE REGIONS

      
Numéro d'application 18095746
Statut En instance
Date de dépôt 2023-01-11
Date de la première publication 2024-07-11
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Ethirajan, Tamilmani
  • Shanbhag, Kaustubh
  • Mulfinger, George R.
  • Tokranov, Anton V.
  • Kozarsky, Eric S.
  • Zhan, Hui

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to devices with isolation structures in active regions and methods of manufacture. The structure includes: an active region; a plurality of isolation structures within the active region; a plurality of gate structures overlapping the plurality of isolation structures within the active region; and diffusion regions on sides of the plurality of gate structures and the plurality of isolation structures.

Classes IPC  ?

  • H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
  • H01L 21/84 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant autre chose qu'un corps semi-conducteur, p.ex. étant un corps isolant
  • H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p.ex. structures d'interconnexions enterrées
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

7.

TRANSISTOR WITH A PRIMARY GATE WRAPPING A FLOATING SECONDARY GATE

      
Numéro d'application 18152710
Statut En instance
Date de dépôt 2023-01-10
Date de la première publication 2024-07-11
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Sharma, Santosh
  • Pandey, Shesh Mani
  • Krishnasamy, Rajendran

Abrégé

Disclosed is a structure including a substrate and a transistor on the substrate. The transistor includes a barrier layer above the substrate and a multi-gate structure on the barrier layer. The multi-gate structure includes a primary gate and a secondary gate. The secondary gate has opposing sidewalls, opposing end walls and a top surface. The primary gate includes essentially vertically-oriented first portions on the barrier layer positioned laterally adjacent to opposing sidewalls, respectively, of the secondary gate. Optionally, the primary gate also includes an essentially horizontally-oriented second portion on the top surface of the secondary gate and/or essentially vertically-oriented third portions on the opposing end walls, respectively. The secondary gate can be a floating gate. Also disclosed is a method of forming the structure.

Classes IPC  ?

  • H01L 29/47 - Electrodes à barrière de Schottky
  • H01L 29/40 - Electrodes
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT

8.

CHIP STRUCTURE WITH STEGANOGRAPHIC FILL SHAPE PATTERN

      
Numéro d'application 18152707
Statut En instance
Date de dépôt 2023-01-10
Date de la première publication 2024-07-11
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s) Nakagawa, Osamu S.

Abrégé

A disclosed chip structure includes a coded pattern of dummy fill shapes with steganographically embedded information. The coded pattern is in a specific area of the chip, is a modified instance of a known pattern, and is decodable into a binary integer based on observable differences between the coded pattern and the known pattern at corresponding locations with the patterns. The location of the specific area containing the coded pattern, the decode cipher and the binary integer can be maintained as proprietary information (e.g., by a technology company or semiconductor foundry). Chip authentication can be made by a party with the proprietary information. Alternatively, the binary integer could be a means of conveying confidential information to a party that has been provided with the decode cipher and the location of the specific area containing the coded pattern. Also disclosed are system and method embodiments for designing and manufacturing the chip.

Classes IPC  ?

  • G06F 30/33 - Vérification de la conception, p.ex. simulation fonctionnelle ou vérification du modèle

9.

STRUCTURE WITH BURIED DOPED REGION FOR COUPLING SOURCE LINE CONTACT TO GATE STRUCTURE OF MEMORY CELL

      
Numéro d'application 18149733
Statut En instance
Date de dépôt 2023-01-04
Date de la première publication 2024-07-04
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Richter, Ralf
  • Dünkel, Stefan
  • Sessi, Violetta

Abrégé

The disclosure provides a structure with a buried doped region for coupling a source line contact to the gate structure of a memory cell. A structure according to the disclosure includes a memory cell having a gate structure extending in a first lateral direction over a substrate. A buried doped region is within the substrate and extends in a second lateral direction from below the gate structure to a portion of the substrate laterally distal to the gate structure. A source line contact is on the portion of the substrate laterally distal to the gate structure. The buried doped region couples the source line contact to the gate structure of the memory cell through a lower surface of the gate structure.

Classes IPC  ?

  • H10B 41/30 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire

10.

SUBSTRATES OF SEMICONDUCTOR DEVICES FOR HEAT DISSIPATION

      
Numéro d'application 18148404
Statut En instance
Date de dépôt 2022-12-29
Date de la première publication 2024-07-04
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Adusumilli, Siva P.
  • Shank, Steven
  • Krishnasamy, Rajendran
  • Ngu, Yves

Abrégé

A semiconductor structure is provided. The semiconductor structure includes a substrate, a channel, and a semiconductor device. The channel is in the substrate for a fluid to flow through and includes a first channel portion having a first volume, a second channel portion having a second volume, and a third channel portion connecting the first channel portion to the second channel portion. The third channel portion has a third volume smaller than the first volume and the second volume. The semiconductor device is vertically over the channel.

Classes IPC  ?

  • H01L 23/46 - Dispositions pour le refroidissement, le chauffage, la ventilation ou la compensation de la température impliquant le transfert de chaleur par des fluides en circulation
  • H01L 21/20 - Dépôt de matériaux semi-conducteurs sur un substrat, p.ex. croissance épitaxiale
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/13 - Supports, p.ex. substrats isolants non amovibles caractérisés par leur forme

11.

INTEGRATED CIRCUIT STRUCTURE WITH MULTI-ROW CELL FOR ACCOMMODATING MIXED TRACK HEIGHT

      
Numéro d'application 18149279
Statut En instance
Date de dépôt 2023-01-03
Date de la première publication 2024-07-04
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Mazza, James P.
  • Zeng, Jia
  • Zhu, Xuelian
  • Jain, Navneet K.
  • Rashed, Mahbub
  • Mazza, Jacob

Abrégé

A multi-row standard cell and an integrated circuit (IC) structure using the standard cell are provided. The IC structure includes a plurality of cell rows extending in a first direction. At least two cell rows of the plurality of cell rows have different row heights. The IC structure includes a multi-row standard cell positioned in two or more cell rows having different row heights. At least one active region is shared by portions of the multi-row cell across the at least two cell rows. The IC structure may also include one or more asymmetric shared power rails disposed in an asymmetric manner across a row boundary between the at least two cell rows of different row heights. The multi-row standard cells and IC structures allow placement of multi-row cells for mixed track height arrangements in a manner not limited to multiples of row heights.

Classes IPC  ?

  • H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface

12.

THRESHOLD VOLTAGE-PROGRAMMABLE FIELD EFFECT TRANSISTOR-BASED MEMORY CELLS AND LOOK-UP TABLE IMPLEMENTED USING THE MEMORY CELLS

      
Numéro d'application 18607725
Statut En instance
Date de dépôt 2024-03-18
Date de la première publication 2024-07-04
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Gopinath, Venkatesh P.
  • Parvarandeh, Pirooz

Abrégé

Disclosed is threshold voltage (VT)-programmable field effect transistor (FET)-based memory cell including a first transistor and a second transistor (which has an electric-field based programmable VT) connected in series between two voltage source lines. The gates of the transistors are connected to different wordlines and a sense node is at the junction between the two transistors. In preferred embodiments, the first transistor is a PFET and the second transistor is an NFET. Different operating modes (e.g., write 0 or 1 and read) are achieved using specific combinations of voltage pulses on the wordlines and voltage source lines. The memory cell is non-volatile, exhibits relatively low leakage, and has a relatively small footprint as compared to a conventional memory cell. Also disclosed are a look-up table (LUT) incorporating multiple threshold voltage (VT)-programmable field effect transistor (FET)-based memory cells and associated methods.

Classes IPC  ?

  • G11C 11/22 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des éléments ferro-électriques

13.

EDGE COUPLERS WITH A FINE-ALIGNMENT MECHANISM

      
Numéro d'application 18093039
Statut En instance
Date de dépôt 2023-01-04
Date de la première publication 2024-07-04
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Pawlak, Bartlomiej Jan
  • Restrepo, Oscar D.
  • Ramachandran, Koushik
  • Bian, Yusheng
  • Silva, Eduardo Cruz

Abrégé

Structures including an edge coupler and methods of forming such structures. The structure comprises a dielectric layer on a semiconductor substrate. The dielectric layer includes a cavity and an edge defining a boundary of the cavity. The structure further comprises an edge coupler including a waveguide core. The waveguide core includes a portion that extends past the edge of the dielectric layer and overhangs the cavity. The structure further comprises a heater positioned adjacent to the portion of the waveguide core. The heater is spaced by a gap from the portion of the waveguide core.

Classes IPC  ?

  • G02B 6/122 - Elements optiques de base, p.ex. voies de guidage de la lumière
  • G02B 6/13 - Circuits optiques intégrés caractérisés par le procédé de fabrication

14.

DEVICE INTEGRATION SCHEMES LEVERAGING A BULK SEMICONDUCTOR SUBSTRATE HAVING A <111> CRYSTAL ORIENTATION

      
Numéro d'application 18604627
Statut En instance
Date de dépôt 2024-03-14
Date de la première publication 2024-07-04
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Levy, Mark
  • Hwang, Jeonghyun
  • Adusumilli, Siva P.

Abrégé

Structures including devices, such as transistors, integrated on a bulk semiconductor substrate and methods of forming a structure including devices, such as transistors, integrated on a bulk semiconductor substrate. The bulk semiconductor substrate contains a single-crystal semiconductor material having a diamond crystal lattice structure and a <111> crystal orientation. A first transistor is formed in a first device region of the bulk semiconductor substrate, and a second transistor is formed in a second device region of the bulk semiconductor substrate. The second transistor includes a layer stack on the bulk semiconductor substrate, and the layer stack includes a layer comprised of a III-V compound semiconductor material.

Classes IPC  ?

  • H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
  • H01L 21/8258 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant un semi-conducteur, en utilisant une combinaison de technologies couvertes par les groupes , , ou
  • H01L 29/04 - Corps semi-conducteurs caractérisés par leur structure cristalline, p.ex. polycristalline, cubique ou à orientation particulière des plans cristallins
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/16 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée
  • H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV

15.

PHOTONIC INTEGRATED CIRCUIT STRUCTURE WITH AT LEAST ONE TAPERED SIDEWALL LINER ADJACENT TO A WAVEGUIDE CORE

      
Numéro d'application 18597173
Statut En instance
Date de dépôt 2024-03-06
Date de la première publication 2024-06-27
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Cucci, Brett T.
  • Bian, Yusheng
  • Aboketaf, Abdelsalam
  • Kiewra, Edward W.

Abrégé

Disclosed are embodiments of a photonic integrated circuit (PIC) structure with a waveguide core having tapered sidewall liner(s) (e.g., symmetric tapered sidewall liners on opposing sides of a waveguide core, asymmetric tapered sidewall liners on opposing sides of a waveguide core, or a tapered sidewall liner on one side of a waveguide core). In some embodiments, the tapered sidewall liner(s) and waveguide core have different refractive indices. In an exemplary embodiment, the waveguide core is a first material (e.g., silicon) and the tapered sidewall liner(s) is/are a second material (e.g., silicon nitride) with a smaller refractive index than the first material. In another exemplary embodiment, the waveguide core is a first compound and the tapered sidewall liner(s) is/are a second compound with the same elements (e.g., silicon and nitrogen) as the first compound but with a smaller refractive index. Also disclosed are method embodiments for forming such a PIC structure.

Classes IPC  ?

  • G02B 6/122 - Elements optiques de base, p.ex. voies de guidage de la lumière
  • G02B 6/12 - OPTIQUE ÉLÉMENTS, SYSTÈMES OU APPAREILS OPTIQUES - Détails de structure de dispositions comprenant des guides de lumière et d'autres éléments optiques, p.ex. des moyens de couplage du type guide d'ondes optiques du genre à circuit intégré
  • G02B 6/125 - Courbures, branchements ou intersections
  • G02B 6/132 - Circuits optiques intégrés caractérisés par le procédé de fabrication par le dépôt de couches minces

16.

ELECTROSTATIC DISCHARGE PROTECTION DEVICES

      
Numéro d'application 18086938
Statut En instance
Date de dépôt 2022-12-22
Date de la première publication 2024-06-27
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Karalkar, Sagar Premnath
  • Gebreselasie, Ephrem
  • Krishnasamy, Rajendran
  • Gauthier, Jr., Robert J.
  • Mitra, Souvick

Abrégé

Structures for an electrostatic discharge protection device and methods of forming same. The structure comprises a first well and a second well in the semiconductor substrate. The first and second wells have a first conductivity type. The structure further comprises a third well and a fourth well in the semiconductor substrate. The third and fourth wells have a second conductivity type, the third well includes a portion that overlaps with the first well, and the fourth well includes a portion that overlaps with the second well.

Classes IPC  ?

  • H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface

17.

PHOTODETECTORS WITH A TAPERED INTERFACE

      
Numéro d'application 18084921
Statut En instance
Date de dépôt 2022-12-20
Date de la première publication 2024-06-20
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s) Bian, Yusheng

Abrégé

Structures including a photodetector and methods of forming a structure including a photodetector. The structure comprises a photodetector including a pad having a side edge and a light-absorbing layer disposed on the pad. The structure further comprises a waveguide core including a tapered section positioned adjacent to the side edge of the pad and the light-absorbing layer. The tapered section has a width dimension that decreases with decreasing distance from the side edge of the pad.

Classes IPC  ?

  • G02B 6/122 - Elements optiques de base, p.ex. voies de guidage de la lumière
  • G02B 6/13 - Circuits optiques intégrés caractérisés par le procédé de fabrication
  • H01L 31/0232 - Dispositifs à semi-conducteurs sensibles aux rayons infrarouges, à la lumière, au rayonnement électromagnétique d'ondes plus courtes, ou au rayonnement corpusculaire, et spécialement adaptés, soit comme convertisseurs de l'énergie dudit rayonnement e; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives; Leurs détails - Détails Éléments ou dispositions optiques associés au dispositif
  • H01L 31/028 - Matériaux inorganiques comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des éléments du groupe IV de la classification périodique
  • H01L 31/105 - Dispositifs sensibles au rayonnement infrarouge, visible ou ultraviolet caractérisés par une seule barrière de potentiel ou de surface la barrière de potentiel étant du type PIN
  • H01L 31/18 - Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives

18.

ENHANCEMENT MODE TRANSISTOR WITH A ROBUST GATE AND METHOD

      
Numéro d'application 18065674
Statut En instance
Date de dépôt 2022-12-14
Date de la première publication 2024-06-20
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Sharma, Santosh
  • Levy, Mark D.

Abrégé

A disclosed structure includes an enhancement mode high electron mobility transistor (HEMT). The HEMT includes a barrier layer with a thick portion positioned laterally between thin portions and a gate. The gate includes a semiconductor layer (e.g., a P-type III-V semiconductor layer) on the thick portion of the barrier layer and having a thick portion positioned laterally between thin portions. The gate also includes a gate conductor layer on and narrower than the thick portion of the semiconductor layer, so end walls of the gate are stepped. Thin portions of the barrier layer near these end walls minimize or eliminate charge build up in a channel layer below. To block current paths around the gate, isolation regions can be below the thin portions of the barrier layer offset from the semiconductor layer. The structure can further include alternating e-mode and d-mode HEMTs. Also disclosed are associated method embodiments.

Classes IPC  ?

  • H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT
  • H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV
  • H01L 29/66 - Types de dispositifs semi-conducteurs

19.

HIGH VOLTAGE DEVICE WITH LINEARIZING FIELD PLATE CONFIGURATION

      
Numéro d'application 18065768
Statut En instance
Date de dépôt 2022-12-14
Date de la première publication 2024-06-20
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Sharma, Santosh
  • Kantarovsky, Johnatan Avraham
  • Krishnasamy, Rajendran

Abrégé

An integrated circuit (IC) having a high voltage semiconductor device with a plurality of field plates between the gate and drain. The IC further includes a biasing circuit electrically coupled to each of the plurality of field plates, the biasing circuit including a plurality of high voltage depletion mode transistors, each having a pinch off voltage. The high voltage depletion mode transistors may have different pinch off voltages, and each of the field plates are each independently biased by a different one of the high voltage depletion mode transistors.

Classes IPC  ?

  • H03K 17/08 - Modifications pour protéger le circuit de commutation contre la surintensité ou la surtension
  • H01L 29/40 - Electrodes
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

20.

METAL OXIDE SEMICONDUCTOR DEVICES AND METHODS OF MAKING THEREOF

      
Numéro d'application 18064285
Statut En instance
Date de dépôt 2022-12-12
Date de la première publication 2024-06-13
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s) Pandey, Shesh Mani

Abrégé

A semiconductor device comprises a semiconductor layer over an insulator layer and a base layer under the insulator layer. A drain region comprises a well in the base layer, a doped region above and coupled with the well, a first drift region above and coupled with the first region, and a second drift region above the first doped region. The first doped region is at least partially in the insulator layer and the first drift region is at least partially in the semiconductor layer. A trench isolation structure is within the drain region and a gate stack is partially over the semiconductor layer and overlapping the first drift region.

Classes IPC  ?

  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/66 - Types de dispositifs semi-conducteurs

21.

BIDIRECTIONAL DEVICE

      
Numéro d'application 18078425
Statut En instance
Date de dépôt 2022-12-09
Date de la première publication 2024-06-13
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Sharma, Santosh
  • Zierak, Michael J.
  • Levy, Mark D.
  • Bentley, Steven J.

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to a bidirectional device, methods of manufacture and methods of operation. The structure includes: a first gate structure adjacent to a first source region; a second gate structure adjacent to a second source region; and field plates adjacent to the first gate structure, the second gate structure and a surface of an active layer of the first gate structure and the second gate structure.

Classes IPC  ?

  • H01L 27/095 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte à barrière Schottky
  • H01L 21/8252 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant un semi-conducteur, en utilisant une technologie III-V
  • H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV
  • H01L 29/205 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV comprenant plusieurs composés dans différentes régions semi-conductrices
  • H01L 29/40 - Electrodes
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT

22.

WAVEGUIDE CORES SURROUNDED BY AN AIRGAP

      
Numéro d'application 18079523
Statut En instance
Date de dépôt 2022-12-12
Date de la première publication 2024-06-13
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Srivastava, Ravi Prakash
  • Bian, Yusheng
  • Pandey, Shesh Mani
  • Jain, Vibhor

Abrégé

Structures for an edge coupler and methods of forming a structure for an edge coupler. The structure comprises a substrate, a dielectric layer over the substrate, and a waveguide core over the substrate. The structure further comprises an airgap that extends at least partially through the dielectric layer and that surrounds a plurality of sides of a portion of the waveguide core.

Classes IPC  ?

  • G02B 6/122 - Elements optiques de base, p.ex. voies de guidage de la lumière
  • G02B 6/136 - Circuits optiques intégrés caractérisés par le procédé de fabrication par gravure

23.

TRANSISTOR ARRAYS WITH CONTROLLABLE GATE VOLTAGE

      
Numéro d'application 18080017
Statut En instance
Date de dépôt 2022-12-13
Date de la première publication 2024-06-13
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Gopinath, Venkatesh P.
  • Jain, Navneet
  • Ren, Hongru
  • Derrickson, Alexander
  • Peng, Jianwei
  • Paul, Bipul C.

Abrégé

Structures that include field-effect transistors and methods of forming such structures. The structure comprises a substrate, a dielectric layer on the substrate, a first field-effect transistor including a first semiconductor layer over the dielectric layer and a first gate electrode, and a second field-effect transistor including a second semiconductor layer over the dielectric layer and a second gate electrode adjacent to the first gate electrode. The second semiconductor layer is connected to the first semiconductor layer, and the first and second semiconductor layers are positioned between the first gate electrode and the second gate electrode.

Classes IPC  ?

  • H01L 21/8234 - Technologie MIS
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H10B 63/00 - Dispositifs de mémoire par changement de résistance, p.ex. dispositifs RAM résistifs [ReRAM]

24.

OUTPUT BUFFER CIRCUIT

      
Numéro d'application 18080378
Statut En instance
Date de dépôt 2022-12-13
Date de la première publication 2024-06-13
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Tran, Dzung T.
  • Dharne, Shivraj G.

Abrégé

The present disclosure relates to a structure including a level shifter circuit which receives an input signal and at least one voltage reference signal and outputs at least one level shifted output signal, a pre-driver circuit which receives the at least one level shifted output signal and outputs at least one pre-driver output signal, the pre-driver circuit including at least one delay circuit, and a main driver circuit which receives the at least one pre-driver output signal and outputs a main driver output signal.

Classes IPC  ?

  • H03K 19/0185 - Dispositions pour le couplage; Dispositions pour l'interface utilisant uniquement des transistors à effet de champ
  • H03K 19/003 - Modifications pour accroître la fiabilité

25.

NON-VOLATILE STATIC RANDOM ACCESS MEMORY BIT CELLS WITH FERROELECTRIC FIELD-EFFECT TRANSISTORS

      
Numéro d'application 18080456
Statut En instance
Date de dépôt 2022-12-13
Date de la première publication 2024-06-13
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Parvarandeh, Pirooz
  • Gopinath, Venkatesh P.
  • Jain, Navneet
  • Paul, Bipul C.
  • Mulaosmanovic, Halid

Abrégé

Structures for a static random access memory bit cell and methods of forming a structure for a static random access memory bit cell. The structure comprises a static random access memory bit cell including a first node and a second node, a first ferroelectric field-effect transistor including a first terminal connected to the first node, and a second ferroelectric field-effect transistor including a second terminal connected to the second node.

Classes IPC  ?

  • G11C 11/412 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules avec réaction positive, c. à d. des cellules ne nécessitant pas de rafraîchissement ou de régénération de la charge, p.ex. multivibrateur bistable, déclencheur de Schmitt utilisant uniquement des transistors à effet de champ
  • G11C 11/419 - Circuits de lecture-écriture [R-W]
  • H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
  • H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]

26.

FUSE STRUCTURE WITH METAL HEATER AND HEAT SPREADING STRUCTURE FOR FUSE BODY

      
Numéro d'application 18064472
Statut En instance
Date de dépôt 2022-12-12
Date de la première publication 2024-06-13
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Pandey, Shesh Mani
  • Levy, Mark D.
  • Tan, Chung Foong

Abrégé

A fuse structure includes a fuse body including a polysilicon, and a metal heater over the fuse body. The fuse structure also includes a heating spreading structure thermally coupled to the metal heater and extending horizontally adjacent to at least one side of the fuse body. The metal heater can be a portion of a metal wire or a resistor including a resistive metal. The heat spreading structure may include a plurality of metal contacts.

Classes IPC  ?

  • H01L 23/525 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées avec des interconnexions modifiables
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux

27.

INPUT BUFFER WITH HYSTERESIS-INTEGRATED VOLTAGE PROTECTION DEVICES AND RECEIVER INCORPORATING THE INPUT BUFFER

      
Numéro d'application 18064978
Statut En instance
Date de dépôt 2022-12-13
Date de la première publication 2024-06-13
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Tran, Dzung T.
  • Pant, Deepti A.
  • Ahmed, Shibly S.

Abrégé

Disclosed is an input buffer with hysteresis-integrated voltage protection devices for avoiding violations of maximum gate-to-source voltage limitations when the maximum input voltage is greater than the maximum gate-to-source voltage limitation. The input buffer includes a chain of transistors including two P-channel FETs (PFETs) and two N-channel FETs (NFETs). The data input to the input buffer controls the gates of the transistors in the chain so the data output from the input buffer at the junction between the PFETs and NFETs is inverted. The input buffer also includes a hysteresis feedback loop to prevent noise-induced switching of the output. The hysteresis feedback loop also includes voltage protection devices integrated therein to avoid maximum gate-to-source violations when the loop results in a hysteresis voltage being fed back into the chain at the source region of a transistor in the chain. Also disclosed is a receiver incorporating the input buffer.

Classes IPC  ?

  • H03K 19/003 - Modifications pour accroître la fiabilité

28.

Retrofittable dry media abatement reactor

      
Numéro d'application 18479346
Numéro de brevet 12005389
Statut Délivré - en vigueur
Date de dépôt 2023-10-02
Date de la première publication 2024-06-11
Date d'octroi 2024-06-11
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Weinstein, Justin
  • Konar, Kimberly E.

Abrégé

A system to abate an emission stream from a semiconductor manufacturing process is disclosed. The system includes a media canister to abate the emission stream in response to an abatement fault in an abatement apparatus. The media canister includes a reaction chamber configured to receive the emission stream in response to the abatement fault, and a dry media disposed within the reaction chamber to abate the emission stream. The dry media includes at least one reactive and/or absorbent material which catalyzes at least one chemical reaction to remove at least one pollutant from the emission stream and yield exhaust substantially free of the at least one pollutant.

Classes IPC  ?

  • B01D 53/04 - SÉPARATION Épuration chimique ou biologique des gaz résiduaires, p.ex. gaz d'échappement des moteurs à combustion, fumées, vapeurs, gaz de combustion ou aérosols par adsorption, p.ex. chromatographie préparatoire en phase gazeuse avec adsorbants fixes
  • B01D 53/40 - Composants acides
  • B01D 53/82 - Procédés en phase solide avec des réactifs à l'état stationnaire
  • H01L 21/67 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitement; Appareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants

29.

PHOTODIODE WITH INSULATOR LAYER ALONG INTRINSIC REGION SIDEWALL

      
Numéro d'application 18062201
Statut En instance
Date de dépôt 2022-12-06
Date de la première publication 2024-06-06
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Krishnasamy, Rajendran
  • Ellis-Monaghan, John J.
  • Adusumilli, Siva P.
  • Hazbun, Ramsey M.

Abrégé

A photodiode and a related method of manufacture are disclosed. The photodiode includes a transfer gate and a floating diffusion adjacent to the transfer gate. In addition, the photodiode includes an upper terminal; an intrinsic semiconductor region in contact with the upper terminal, the intrinsic semiconductor region in a trench in a substrate adjacent to the transfer gate; and a lower terminal in contact with the intrinsic semiconductor region. An insulator layer is along an entirety of a sidewall of the intrinsic semiconductor region and between the intrinsic semiconductor region and the transfer gate. A p-type well may also optionally be between the insulator layer and the transfer gate.

Classes IPC  ?

  • H01L 31/0224 - Electrodes
  • H01L 31/0312 - Matériaux inorganiques comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIVBIV, p.ex. SiC
  • H01L 31/103 - Dispositifs sensibles au rayonnement infrarouge, visible ou ultraviolet caractérisés par une seule barrière de potentiel ou de surface la barrière de potentiel étant du type PN à homojonction
  • H01L 31/18 - Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives

30.

OPTICAL COMPONENTS WITH ONE OR MORE EMBEDDED BRAGG REFLECTORS

      
Numéro d'application 18073144
Statut En instance
Date de dépôt 2022-12-01
Date de la première publication 2024-06-06
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s) Bian, Yusheng

Abrégé

Structures for an optical component, such as an optical reflector or an Echelle grating, and methods of forming such structures. The structure comprises a first waveguide core positioned in a vertical direction over a semiconductor substrate. The first waveguide core includes a tapered section and a plurality of segments separated by a plurality of gaps. A second waveguide core, which is positioned in the vertical direction relative to the first waveguide core, includes a portion positioned adjacent to the first waveguide core.

Classes IPC  ?

  • G02B 6/122 - Elements optiques de base, p.ex. voies de guidage de la lumière
  • G02B 6/124 - Lentilles géodésiques ou réseaux intégrés
  • G02B 6/13 - Circuits optiques intégrés caractérisés par le procédé de fabrication

31.

HIGH-ELECTRON-MOBILITY TRANSISTOR

      
Numéro d'application 18075930
Statut En instance
Date de dépôt 2022-12-06
Date de la première publication 2024-06-06
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Sharma, Santosh
  • Zierak, Michael J.
  • Bentley, Steven J.
  • Levy, Mark D.

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to a high-electron-mobility transistor (HEMT) and methods of manufacture. The structure includes: a gate structure; a source contact and a drain contact adjacent to the gate structure; and a field plate electrically isolated from the gate structure and abutting the source contact and the drain contact.

Classes IPC  ?

  • H01L 29/40 - Electrodes
  • H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV
  • H01L 29/205 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV comprenant plusieurs composés dans différentes régions semi-conductrices
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT

32.

IDENTIFICATION SYSTEM

      
Numéro d'application 18076265
Statut En instance
Date de dépôt 2022-12-06
Date de la première publication 2024-06-06
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Dasgupta, Arpan
  • Robson, Norman W.
  • Moy, Danny

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to an identification system, method of manufacture and method of use. The structure includes at least one waveguide structure and at least one damaged region positioned in a unique pattern on the at least one waveguide structure.

Classes IPC  ?

  • G02B 6/125 - Courbures, branchements ou intersections
  • G02B 6/12 - OPTIQUE ÉLÉMENTS, SYSTÈMES OU APPAREILS OPTIQUES - Détails de structure de dispositions comprenant des guides de lumière et d'autres éléments optiques, p.ex. des moyens de couplage du type guide d'ondes optiques du genre à circuit intégré

33.

ONE-TIME PROGRAMMABLE FUSE USING PN JUNCTION OVER GATE METAL LAYER, AND RELATED METHOD

      
Numéro d'application 18061538
Statut En instance
Date de dépôt 2022-12-05
Date de la première publication 2024-06-06
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Mulfinger, George Robert
  • Mala, Selina A.
  • Pandey, Shesh Mani
  • Rosenfeld, Adam S.
  • Bhuyian, Md Nasir Uddin

Abrégé

A one-time programmable (OTP) fuse includes a trench isolation; a gate metal layer over the trench isolation; and a PN junction over the gate metal layer. More particularly, the OTP fuse may include a first terminal including a highly doped n-type polysilicon layer over the trench isolation, and a second terminal including a highly doped p-type polysilicon layer over the trench isolation. The highly doped n-type polysilicon layer contacts the highly doped p-type polysilicon layer, creating a PN junction and a fuse link defined in a portion of the gate metal layer between the trench isolation and the PN junction. The gate metal layer has a uniform thickness that allows better dimension control of the fuse link to reduce fuse programming current variability.

Classes IPC  ?

  • H10B 20/20 - Dispositifs ROM programmable électriquement [PROM] comprenant des composants à effet de champ
  • G11C 17/16 - Mémoires mortes programmables une seule fois; Mémoires semi-permanentes, p.ex. cartes d'information pouvant être replacées à la main dans lesquelles le contenu est déterminé en établissant, en rompant ou en modifiant sélectivement les liaisons de connexion par une modification définitive de l'état des éléments de couplage, p.ex. mémoires PROM utilisant des liaisons électriquement fusibles

34.

LATERAL PHOTOTRANSISTOR

      
Numéro d'application 18075908
Statut En instance
Date de dépôt 2022-12-06
Date de la première publication 2024-06-06
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Derrickson, Alexander M.
  • Raghunathan, Uppili S.
  • Jain, Vibhor
  • Bian, Yusheng
  • Holt, Judson R.

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to lateral phototransistors and methods of manufacture. The structure includes a lateral bipolar transistor; and a T-shaped photosensitive structure vertically above an intrinsic base of the lateral bipolar transistor.

Classes IPC  ?

  • H01L 31/11 - Dispositifs sensibles au rayonnement infrarouge, visible ou ultraviolet caractérisés par deux barrières de potentiel ou de surface, p.ex. phototransistor bipolaire
  • H01L 31/0232 - Dispositifs à semi-conducteurs sensibles aux rayons infrarouges, à la lumière, au rayonnement électromagnétique d'ondes plus courtes, ou au rayonnement corpusculaire, et spécialement adaptés, soit comme convertisseurs de l'énergie dudit rayonnement e; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives; Leurs détails - Détails Éléments ou dispositions optiques associés au dispositif
  • H01L 31/028 - Matériaux inorganiques comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des éléments du groupe IV de la classification périodique
  • H01L 31/18 - Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives

35.

SERIES INDUCTORS

      
Numéro d'application 18438916
Statut En instance
Date de dépôt 2024-02-12
Date de la première publication 2024-06-06
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Vanukuru, Venkata Narayana Rao
  • He, Zhong-Xiang

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to series inductors and methods of manufacture. A structure includes a plurality of wiring levels each of which include a wiring structure connected in series to one another. A second wiring level being located above a first wiring level of the plurality of wiring levels. A wiring structure on the second wiring level being at least partially outside boundaries of the wiring structure of the first wiring level.

Classes IPC  ?

  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01F 17/00 - Inductances fixes du type pour signaux
  • H01F 41/04 - Appareils ou procédés spécialement adaptés à la fabrication ou à l'assemblage des aimants, des inductances ou des transformateurs; Appareils ou procédés spécialement adaptés à la fabrication des matériaux caractérisés par leurs propriétés magnétiques pour la fabrication de noyaux, bobines ou aimants pour la fabrication de bobines
  • H01L 23/528 - Configuration de la structure d'interconnexion

36.

ENLARGED MULTILAYER NITRIDE WAVEGUIDE FOR PHOTONIC INTEGRATED CIRCUIT

      
Numéro d'application 18058967
Statut En instance
Date de dépôt 2022-11-28
Date de la première publication 2024-05-30
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Pandey, Shesh Mani
  • Bian, Yusheng
  • Srivastava, Ravi Prakash

Abrégé

Structures and methods implement an enlarged multilayer nitride waveguide. The structure may include an inter-level dielectric (ILD) layer over a substrate. A first enlarged multilayer nitride waveguide is positioned in the ILD layer in a region of the substrate. A second multilayer nitride waveguide may also be provided in the ILD layer. A lower cladding layer defines a lower surface of the nitride waveguide(s). The lower cladding layer has a lower refractive index than the nitride waveguide(s). Additional lower refractive index cladding layers can be provided on the upper surface and/or sidewalls of the nitride waveguide(s). The enlarged nitride waveguide may be implemented with other conventional silicon and nitride waveguides.

Classes IPC  ?

  • G02B 6/12 - OPTIQUE ÉLÉMENTS, SYSTÈMES OU APPAREILS OPTIQUES - Détails de structure de dispositions comprenant des guides de lumière et d'autres éléments optiques, p.ex. des moyens de couplage du type guide d'ondes optiques du genre à circuit intégré
  • G02B 6/122 - Elements optiques de base, p.ex. voies de guidage de la lumière
  • G02B 6/136 - Circuits optiques intégrés caractérisés par le procédé de fabrication par gravure
  • H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des groupes principaux , ou dans une seule sous-classe de , , p.ex. circuit hybrides

37.

IC STRUCTURE WITH GATE ELECTRODE FULLY WITHIN V-SHAPED CAVITY

      
Numéro d'application 18059186
Statut En instance
Date de dépôt 2022-11-28
Date de la première publication 2024-05-30
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Lydon-Nuhfer, Megan
  • Shank, Steven M.
  • Vallett, Aaron L.
  • Abou-Khalil, Michel
  • Mctaggart, Sarah A.
  • Krishnasamy, Rajendran

Abrégé

An integrated circuit (IC) structure includes a V-shaped cavity in a semiconductor substrate. A source region and a drain region are on opposing sides of the V-shaped cavity. A gate structure includes a gate dielectric layer, spacers, and a gate electrode on the gate dielectric layer between the spacers. The gate structure is fully within the V-shaped cavity. The IC structure provides a switch that finds advantageous application as part of a low noise amplifier. The IC structure provides a smaller gate width, decreased capacitance, increased gain and increased radio frequency (RF) performance compared to planar devices or devices without the gate structure fully within V-shaped cavity.

Classes IPC  ?

  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/40 - Electrodes
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 29/66 - Types de dispositifs semi-conducteurs

38.

NON-VOLATILE MEMORY STRUCTURE WITH SINGLE CELL OR TWIN CELL SENSING

      
Numéro d'application 18058992
Statut En instance
Date de dépôt 2022-11-28
Date de la première publication 2024-05-30
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Paul, Bipul C.
  • Dinnipati, Chandrahasa Reddy

Abrégé

A non-volatile memory (NVM) structure includes an array of memory cells. Within the array, data is stored in single cells or twin cells. The structure also includes switch circuits and sense amplifiers. Each switch circuit is connected between bitlines for a group of columns and a corresponding sense amplifier and establishes electrical connections to enable either single cell sensing or twin cell sensing. In single cell sensing, a data signal on a bitline connected to a memory cell is compared to a reference signal. In twin cell sensing, true and complement data signals on two bitlines connected to two memory cells are compared to each other. Since twin cell sensing compares true and complement data signals and does not require a reference signal, twin cell sensing is relatively accurate without the need for trim bits. Thus, the structure can store trim cells, accurately sense them, and subsequently use them.

Classes IPC  ?

  • G11C 13/00 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage non couverts par les groupes , ou

39.

HIGH-ELECTRON-MOBILITY TRANSISTOR

      
Numéro d'application 18070800
Statut En instance
Date de dépôt 2022-11-29
Date de la première publication 2024-05-30
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Sharma, Santosh
  • Krishnasamy, Rajendran
  • Kantarovsky, Johnatan A.

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to a high-electron-mobility transistor and methods of manufacture. The structure includes: a gate structure; and a channel region under the gate structure, the channel region having a first portion including a first thickness and a second portion having a second thickness greater than the first thickness, the second portion being positioned remotely from the gate structure.

Classes IPC  ?

  • H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT
  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV
  • H01L 29/40 - Electrodes
  • H01L 29/66 - Types de dispositifs semi-conducteurs

40.

DEVICE WITH PLASMA INDUCED DAMAGE (PID) PROTECTION

      
Numéro d'application 18072127
Statut En instance
Date de dépôt 2022-11-30
Date de la première publication 2024-05-30
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Hauser, Michael J.
  • Zierak, Micheal J.

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to a device with plasma induced damage (PID) protection and methods of manufacture and operation. The structure includes: a transistor comprising a gate structure, source region and a drain region, the transistor being on a substrate; and a first gate-protecting line connecting to the gate structure of the transistor and the substrate.

Classes IPC  ?

  • H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion

41.

HETEROJUNCTION BIPOLAR TRANSISTORS WITH A CUT STRESS LINER

      
Numéro d'application 17990931
Statut En instance
Date de dépôt 2022-11-21
Date de la première publication 2024-05-23
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Jain, Vibhor
  • Johnson, Jeffrey
  • Ontalus, Viorel
  • Pekarik, John J.

Abrégé

Structures for a heterojunction bipolar transistor and methods of forming a structure for a heterojunction bipolar transistor. The structure comprises an emitter, a collector including a first section, a second section, and a third section positioned in a first direction between the first section and the second section, and an intrinsic base disposed in a second direction between the emitter and the third section of the collector. The structure further comprises a stress layer including a section positioned to overlap with the emitter, the intrinsic base, and the collector. The section of the stress layer is surrounded by a perimeter, and the first and second sections of the collector are each positioned adjacent to the perimeter of the stress layer.

Classes IPC  ?

  • H01L 29/737 - Transistors à hétérojonction
  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/66 - Types de dispositifs semi-conducteurs

42.

STRUCTURE WITH BURIED DOPED REGION AND METHODS TO FORM SAME

      
Numéro d'application 18056289
Statut En instance
Date de dépôt 2022-11-17
Date de la première publication 2024-05-23
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Karalkar, Sagar Premnath
  • Zeng, Jie
  • Mitra, Souvick

Abrégé

The disclosure provides a structure with a buried doped region, and methods to form the same. A structure may include a semiconductor substrate including a first well. A first terminal includes a first doped region in the first well. A second terminal includes a second doped region in the first well. The first well horizontally separates the first doped region from the second doped region. A first buried doped region is in the first well. The first buried doped region overlaps with, and is underneath, the first doped region. The first well vertically separates the first doped region from the first buried doped region.

Classes IPC  ?

  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface

43.

ARRAY ARRANGEMENTS OF VERTICAL BIPOLAR JUNCTION TRANSISTORS

      
Numéro d'application 17990800
Statut En instance
Date de dépôt 2022-11-21
Date de la première publication 2024-05-23
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Pekarik, John J.
  • Yu, Hong
  • Jain, Vibhor
  • Derrickson, Alexander
  • Gopinath, Venkatesh

Abrégé

Structures that include bipolar junction transistors and methods of forming such structures. The structure comprises a substrate having a top surface, a trench isolation region in the substrate, and a base layer on the top surface of the substrate. The base layer extending across the trench isolation region. A first bipolar junction transistor includes a first collector in the substrate and a first emitter on a first portion of the first base layer. The first portion of the first base layer is positioned between the first collector and the first emitter. A second bipolar junction transistor includes a second collector in the substrate and a second emitter on a second portion of the first base layer. The second portion of the first base layer is positioned between the second collector and the second emitter.

Classes IPC  ?

  • H01L 47/00 - Dispositifs à résistance négative à effet de volume, p.ex. dispositifs à effet Gunn; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/737 - Transistors à hétérojonction

44.

BIPOLAR JUNCTION TRANSISTOR ARRAYS

      
Numéro d'application 17990898
Statut En instance
Date de dépôt 2022-11-21
Date de la première publication 2024-05-23
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Derrickson, Alexander
  • Gopinath, Venkatesh
  • Pekarik, John J.
  • Yu, Hong
  • Jain, Vibhor
  • Pritchard, David

Abrégé

Structures that include bipolar junction transistors and methods of forming such structures. The structure comprises a semiconductor layer, a substrate, and a dielectric layer disposed between the semiconductor layer and the substrate. The structure further comprises a first bipolar junction transistor including a first collector in the substrate, a first emitter, and a first base layer. The first base layer extends through the dielectric layer from the first emitter to the first collector. The structure further comprises a second bipolar junction transistor including a second collector in the substrate, a second emitter, and a second base layer. The second base layer extends through the dielectric layer from the second emitter to the second collector. The second base layer is connected to the first base layer by a section of the semiconductor layer to define a base line.

Classes IPC  ?

  • H01L 29/735 - Transistors latéraux
  • H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/732 - Transistors verticaux

45.

OPTICAL COMPONENTS WITH AN ADJACENT METAMATERIAL STRUCTURE

      
Numéro d'application 17991160
Statut En instance
Date de dépôt 2022-11-21
Date de la première publication 2024-05-23
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s) Bian, Yusheng

Abrégé

Structures for an optical component, such as a polarization splitter rotator, and methods of forming such structures. The structure comprises a waveguide core positioned in a vertical direction over a substrate, and a metamaterial structure positioned in a lateral direction adjacent to the waveguide core. The metamaterial structure including a plurality of elements separated by a plurality of gaps and a dielectric material in the plurality of gaps.

Classes IPC  ?

  • G02B 1/00 - OPTIQUE ÉLÉMENTS, SYSTÈMES OU APPAREILS OPTIQUES Éléments optiques caractérisés par la substance dont ils sont faits; Revêtements optiques pour éléments optiques
  • G02B 6/122 - Elements optiques de base, p.ex. voies de guidage de la lumière
  • G02B 6/125 - Courbures, branchements ou intersections
  • G02B 6/13 - Circuits optiques intégrés caractérisés par le procédé de fabrication

46.

STRUCTURE WITH BACK-GATE HAVING OPPOSITELY DOPED SEMICONDUCTOR REGIONS

      
Numéro d'application 18056754
Statut En instance
Date de dépôt 2022-11-18
Date de la première publication 2024-05-23
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Zhao, Zhixing
  • Herrmann, Tom
  • Venkatesan, Jegadheesan

Abrégé

Embodiments of the disclosure provide a structure with a back-gate having oppositely doped semiconductor regions. The structure may include a transistor over a substrate. The transistor includes a gate structure having a gate length. A back-gate region is within the substrate below the gate structure of the transistor. The back-gate region includes a pair of doped semiconductor regions with a P-N junction therebetween. Each of the pair of semiconductor materials has a length extending substantially in parallel with respect to the gate length.

Classes IPC  ?

  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant

47.

MOISTURE DETECTION ALONG INPUT/OUTPUT OPENING IN IC STRUCTURE

      
Numéro d'application 18058349
Statut En instance
Date de dépôt 2022-11-23
Date de la première publication 2024-05-23
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s) Wu, Zhuojie

Abrégé

An integrated circuit (IC) structure includes a substrate; and a plurality of moisture sensors along an edge of an optical input/output (I/O) opening in the substrate. The plurality of moisture sensors are positioned between a primary guard ring and a moisture barrier. The moisture sensors may detect moisture in a sequential manner to monitor moisture ingress and predict when remedial action is necessary. The teachings of the disclosure may be applicable to any IC structure including an I/O opening, and in particular, IC structures that have elongated I/O openings such as photonic integrated structures (PICs) with optical I/O openings for photonics components, e.g., an optical fiber or an external laser. The moisture sensors provide an early and definitive alarm for moisture, with no false alarms. The system accurately predicts time to failure and allows adjustment based on real time field data input.

Classes IPC  ?

  • G01N 27/22 - Recherche ou analyse des matériaux par l'emploi de moyens électriques, électrochimiques ou magnétiques en recherchant l'impédance en recherchant la capacité
  • G02B 6/12 - OPTIQUE ÉLÉMENTS, SYSTÈMES OU APPAREILS OPTIQUES - Détails de structure de dispositions comprenant des guides de lumière et d'autres éléments optiques, p.ex. des moyens de couplage du type guide d'ondes optiques du genre à circuit intégré

48.

GATE STRUCTURE OVER CORNER SEGMENT OF SEMICONDUCTOR REGION

      
Numéro d'application 18058353
Statut En instance
Date de dépôt 2022-11-23
Date de la première publication 2024-05-23
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Borisov, Kiril Biserov
  • Darwish, Mohammed Ahmed Fouad Ibrahim
  • Weisbuch, Francois C.
  • Elshafie, Shady Ahmed Abdelwahed Ahmed
  • Pritchard, David Charles
  • Ramadout, Benoit Francois Claude

Abrégé

Embodiments of the disclosure provide a gate structure over a corner segment of a semiconductor region. A structure according to the disclosure includes a semiconductor region within a substrate. The semiconductor region includes a first edge, a second edge oriented perpendicularly to the first edge, and a first corner segment connecting the first edge to the second edge. A first gate structure extends over the first edge, and entirely covers the first edge and the first corner segment of the semiconductor region.

Classes IPC  ?

  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

49.

E-FUSE WITH METAL FILL

      
Numéro d'application 17984724
Statut En instance
Date de dépôt 2022-11-10
Date de la première publication 2024-05-16
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Pandey, Shesh M.
  • Krishnasamy, Rajendran
  • Jain, Vibhor

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to an e-fuse with metal fill structures and methods of manufacture. The structure includes: an insulator material; an e-fuse structure on the insulator material; a plurality of heaters on the insulator material and positioned on sides of the e-fuse structure; and conductive fill material within a space between the e-fuse structure and the plurality of heaters.

Classes IPC  ?

  • H01L 23/525 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées avec des interconnexions modifiables

50.

TRANSISTOR WITH METAL FIELD PLATE CONTACT

      
Numéro d'application 17984736
Statut En instance
Date de dépôt 2022-11-10
Date de la première publication 2024-05-16
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Pandey, Shesh M.
  • Krishnasamy, Rajendran
  • Holt, Judson R.
  • Tan, Chung Foong

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to a transistor with a metal field plate contact and methods of manufacture. The structure includes: a gate structure on a semiconductor substrate; a shallow trench isolation structure within the semiconductor substrate; and a contact extending from the gate structure and into the shallow trench isolation structure.

Classes IPC  ?

  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 21/762 - Régions diélectriques
  • H01L 29/40 - Electrodes
  • H01L 29/66 - Types de dispositifs semi-conducteurs

51.

COMPOUND-SEMICONDUCTOR WAVEGUIDES WITH AIRGAP CLADDING

      
Numéro d'application 17985223
Statut En instance
Date de dépôt 2022-11-11
Date de la première publication 2024-05-16
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Levy, Mark
  • Adusumilli, Siva P.
  • Bian, Yusheng

Abrégé

Structures for a waveguide and methods of forming a waveguide. The structure comprises a substrate, a waveguide core comprising a compound semiconductor material, and a layer disposed on the substrate. The layer comprises the compound semiconductor material, and the layer includes a cavity positioned beneath the waveguide core.

Classes IPC  ?

  • G02B 6/122 - Elements optiques de base, p.ex. voies de guidage de la lumière
  • G02B 6/13 - Circuits optiques intégrés caractérisés par le procédé de fabrication

52.

INTEGRATED STRUCTURE WITH TRAP RICH REGIONS AND LOW RESISTIVITY REGIONS

      
Numéro d'application 17985861
Statut En instance
Date de dépôt 2022-11-13
Date de la première publication 2024-05-16
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Jain, Vibhor
  • Kenney, Crystal R.
  • Pekarik, John J.

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to a substrate with trap rich and low resistivity regions and methods of manufacture. The structure includes: a high resistivity semiconductor substrate; an active device over the high resistivity semiconductor substrate; and a low resistivity region floating in the high resistivity semiconductor substrate and which is below the active device.

Classes IPC  ?

  • H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
  • H01L 21/762 - Régions diélectriques
  • H01L 21/84 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant autre chose qu'un corps semi-conducteur, p.ex. étant un corps isolant
  • H01L 23/66 - Adaptations pour la haute fréquence

53.

ION-SENSITIVE FIELD-EFFECT TRANSISTORS WITH LOCAL-FIELD BIAS

      
Numéro d'application 17987543
Statut En instance
Date de dépôt 2022-11-15
Date de la première publication 2024-05-16
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Holt, Judson
  • Pawlak, Bartlomiej Jan
  • Jain, Vibhor

Abrégé

Structures for an ion-sensitive field-effect transistor and methods of forming same. The structure comprises a semiconductor substrate, a microfluidic channel above the semiconductor substrate, a semiconductor layer including a portion positioned as a sensing layer in the microfluidic channel, a first electrical connection coupled to the portion of the semiconductor layer, and a second electrical connection coupled to the semiconductor substrate. The portion of the semiconductor layer is spaced above the semiconductor substrate.

Classes IPC  ?

  • G01N 27/414 - Transistors à effet de champ sensibles aux ions ou chimiques, c. à d. ISFETS ou CHEMFETS

54.

SELF-ALIGNED DOUBLE PATTERNING WITH MANDREL MANIPULATION

      
Numéro d'application 17985487
Statut En instance
Date de dépôt 2022-11-11
Date de la première publication 2024-05-16
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Mazza, James
  • Pritchard, David
  • Feuillette, Romain
  • Strehlow, Elizabeth
  • Ren, Hongru

Abrégé

Structures with features formed by self-aligned double patterning and methods of self-aligned multiple patterning. The structure comprises a first field-effect transistor including a first gate and a first protrusion projecting laterally from the first gate, and a second field-effect transistor including a second gate and a second protrusion projecting laterally from the second gate. The second gate and the second protrusion are spaced in a lateral direction from the first gate and the first protrusion. The structure further comprises a gate contact connecting the first protrusion of the first gate to the second protrusion the second gate.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires

55.

STRUCTURES WITH BURIED FLUIDIC CHANNELS

      
Numéro d'application 17988335
Statut En instance
Date de dépôt 2022-11-16
Date de la première publication 2024-05-16
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Adusumilli, Siva P.
  • Levy, Mark D.
  • Shank, Steven M.

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to structures with buried fluidic channels and methods of manufacture. The structure includes: a semiconductor substrate; a device layer with a gradient profile on the semiconductor substrate; a fluidic channel within the device layer comprising the gradient profile; at least one inlet channel in fluid communication with the fluidic channel; and at least one outlet channel in fluid communication with the fluidic channel.

Classes IPC  ?

  • H01L 23/473 - Dispositions pour le refroidissement, le chauffage, la ventilation ou la compensation de la température impliquant le transfert de chaleur par des fluides en circulation par une circulation de liquides
  • H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV
  • H01L 29/205 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV comprenant plusieurs composés dans différentes régions semi-conductrices
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT

56.

CAVITY-MOUNTED CHIPS WITH MULTIPLE ADHESIVES

      
Numéro d'application 17982606
Statut En instance
Date de dépôt 2022-11-08
Date de la première publication 2024-05-09
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Wu, Zhuojie
  • Ramachandran, Koushik
  • Bian, Yusheng

Abrégé

Structures for a cavity-mounted chip and methods of fabricating a structure for a cavity-mounted chip. The structure comprises a laser chip including a body attached to a substrate. The laser chip has an output, and the body of the laser chip has a bottom surface spaced from the substrate by a gap. The structure further comprises a first adhesive in the first gap and a second adhesive positioned in the first gap between the first adhesive and the output of the laser chip. The first adhesive has a first thermal conductivity, the second adhesive has a second thermal conductivity, and the first thermal conductivity of the first adhesive is greater than the second thermal conductivity of the second adhesive.

Classes IPC  ?

  • H01S 5/0236 - Fixation des puces laser sur des supports en utilisant un adhésif
  • H01S 5/02251 - Découplage de lumière utilisant des fibres optiques
  • H01S 5/024 - Dispositions pour la gestion thermique

57.

SYSTEM AND METHOD FOR DETECTING A DEFECT IN A SPECIMEN

      
Numéro d'application 18052960
Statut En instance
Date de dépôt 2022-11-07
Date de la première publication 2024-05-09
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Good, Richard Paul
  • Schiwon, Roberto
  • Ruhm, Matthias
  • Wollstein, Dirk

Abrégé

The present disclosure generally relates to a system and a method for detecting a defect in a specimen. More particularly, the present disclosure relates to a lithography exposure system and a method for detecting a dispensing error in a wafer The present disclosure provides a system for detecting a defect in a specimen having a lithography exposure tool including a measurement unit and a stage, the measurement unit is configured to obtain topography data of the specimen placed on the stage by illumination of a surface of the specimen with an optical signal, and a processor configured to generate a statistical data from the topography data and produce a defect notification if the statistical data is outside of a control limit.

Classes IPC  ?

  • G01N 21/95 - Recherche de la présence de criques, de défauts ou de souillures caractérisée par le matériau ou la forme de l'objet à analyser
  • G01B 11/30 - Dispositions pour la mesure caractérisées par l'utilisation de techniques optiques pour mesurer la rugosité ou l'irrégularité des surfaces

58.

Structure with substrate-embedded arrow waveguide and method

      
Numéro d'application 18148029
Numéro de brevet 11977258
Statut Délivré - en vigueur
Date de dépôt 2022-12-29
Date de la première publication 2024-05-07
Date d'octroi 2024-05-07
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Silverstein, Laura J.
  • Shank, Steven M.
  • Holt, Judson R.
  • Bian, Yusheng

Abrégé

Disclosed are a structure with a substrate-embedded waveguide and a method of forming the structure. The waveguide includes cladding material lining a trench in a substrate, a core in the trench on the cladding material, and at least one cavity within the core. Each cavity extends from one end of the core toward the opposite end and contains a low refractive index material or is under vacuum so the waveguide is an arrow waveguide. An insulator layer is on the substrate and extends laterally over the waveguide and a semiconductor layer is on the insulator layer. Additionally, depending upon the embodiment, an additional waveguide can be aligned above the substrate-embedded waveguide either on the isolation region or on a waveguide extender that extends at least partially through the isolation region and the insulator layer to the waveguide.

Classes IPC  ?

  • G02B 6/122 - Elements optiques de base, p.ex. voies de guidage de la lumière
  • G02B 6/13 - Circuits optiques intégrés caractérisés par le procédé de fabrication
  • G02B 6/02 - Fibres optiques avec revêtement
  • G02B 6/12 - OPTIQUE ÉLÉMENTS, SYSTÈMES OU APPAREILS OPTIQUES - Détails de structure de dispositions comprenant des guides de lumière et d'autres éléments optiques, p.ex. des moyens de couplage du type guide d'ondes optiques du genre à circuit intégré

59.

Back bias control for always-on circuit section enabling leakage reduction during power saving mode

      
Numéro d'application 18064384
Numéro de brevet 11979145
Statut Délivré - en vigueur
Date de dépôt 2022-12-12
Date de la première publication 2024-05-07
Date d'octroi 2024-05-07
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Jain, Navneet K.
  • Rashed, Mahbub

Abrégé

A disclosed structure includes a section (e.g., an always on (AON) section) with at least one N-channel transistor (NFET) and at least one P-channel transistor (PFET). The structure further includes a switch with first and second inputs connected to receive positive and negative bias voltages, respectively, and first and second outputs connected to bias back gates of the NFET(s) and PFET(s), respectively, of the section. The structure is also configured to generate select signals for controlling the input-to-output connections established by the switch. In a power saving mode, these signals cause the switch to establish input-to-output connections resulting only in reverse back biasing of the NFET(s) and PFET(s) of the section. In a functional mode, these signals can cause the switch to establish input-to-output connections resulting in either forward back biasing or reverse back biasing. Also disclosed is a method of operating the structure.

Classes IPC  ?

  • H03K 17/687 - Commutation ou ouverture de porte électronique, c. à d. par d'autres moyens que la fermeture et l'ouverture de contacts caractérisée par l'utilisation de composants spécifiés par l'utilisation, comme éléments actifs, de dispositifs à semi-conducteurs les dispositifs étant des transistors à effet de champ
  • H02M 3/07 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des résistances ou des capacités, p.ex. diviseur de tension utilisant des capacités chargées et déchargées alternativement par des dispositifs à semi-conducteurs avec électrode de commande
  • H03K 3/027 - Générateurs caractérisés par le type de circuit ou par les moyens utilisés pour produire des impulsions par l'utilisation de circuits logiques, avec réaction positive interne ou externe
  • H03K 17/693 - Dispositifs de commutation comportant plusieurs bornes d'entrée et de sortie, p.ex. multiplexeurs, distributeurs
  • H03K 19/0185 - Dispositions pour le couplage; Dispositions pour l'interface utilisant uniquement des transistors à effet de champ
  • H03K 19/173 - Circuits logiques, c. à d. ayant au moins deux entrées agissant sur une sortie; Circuits d'inversion utilisant des éléments spécifiés utilisant des circuits logiques élémentaires comme composants
  • H03K 19/20 - Circuits logiques, c. à d. ayant au moins deux entrées agissant sur une sortie; Circuits d'inversion caractérisés par la fonction logique, p.ex. circuits ET, OU, NI, NON

60.

ONE TIME PROGRAMMABLE DEVICE

      
Numéro d'application 17974005
Statut En instance
Date de dépôt 2022-10-26
Date de la première publication 2024-05-02
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Sharma, Santosh
  • Kantarovsky, Johnatan A.

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to a depletion mode device with a programmable element used for chip programming and circuit configuration and methods of manufacture and operation. In particular, the structure includes a programmable element on an active layer of semiconductor material, and a depletion mode device comprising a dual gate connected to the programmable element.

Classes IPC  ?

  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
  • H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV

61.

HETEROJUNCTION BIPOLAR TRANSISTOR WITH AMORPHOUS SEMICONDUCTOR REGIONS

      
Numéro d'application 17978633
Statut En instance
Date de dépôt 2022-11-01
Date de la première publication 2024-05-02
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Dutta, Anupam
  • Krishnasamy, Rajendran
  • Choppalli, Vvss Satyasuresh
  • Jain, Vibhor
  • Gauthier, Jr., Robert J.

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to heterojunction bipolar transistors (HBTs) with a buried trap rich region and methods of manufacture. The structure includes: a heterojunction bipolar transistor comprising a collector region, a base region and an emitter region; and at least one non-single-crystal semiconductor region in the collector region of the heterojunction bipolar transistor.

Classes IPC  ?

62.

PHOTONIC STRUCTURE WITH WAVEGUIDE-TO-PHOTODETECTOR COUPLER ORIENTED ALONG SIDEWALL OF A PHOTODETECTOR

      
Numéro d'application 18050147
Statut En instance
Date de dépôt 2022-10-27
Date de la première publication 2024-05-02
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s) Bian, Yusheng

Abrégé

Disclosed are embodiments of a photonic structure with at least one tapered coupler positioned laterally adjacent and along the length of a sidewall of a layer, such as a light absorption layer (LAL), of a photodetector to facilitate mode matching. Some embodiments include a vertically oriented photodetector, which is on an insulator layer and has an LAL stacked between bottom and top semiconductor layers, and a coupler, which is on the insulator layer positioned laterally adjacent to the photodetector and has stacked cores with one of the cores being at the same level as the LAL. Other embodiments include a horizontally oriented photodetector, which is on an insulator layer and has an LAL on a recessed section of a bottom semiconductor layer between side sections, and coupler(s), which is/are above side section(s) of the bottom semiconductor layer and, thus, positioned laterally adjacent to one or both sides of the LAL.

Classes IPC  ?

  • G02B 6/42 - Couplage de guides de lumière avec des éléments opto-électroniques
  • H01L 31/0232 - Dispositifs à semi-conducteurs sensibles aux rayons infrarouges, à la lumière, au rayonnement électromagnétique d'ondes plus courtes, ou au rayonnement corpusculaire, et spécialement adaptés, soit comme convertisseurs de l'énergie dudit rayonnement e; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives; Leurs détails - Détails Éléments ou dispositions optiques associés au dispositif
  • H01L 31/105 - Dispositifs sensibles au rayonnement infrarouge, visible ou ultraviolet caractérisés par une seule barrière de potentiel ou de surface la barrière de potentiel étant du type PIN

63.

RESISTIVE MEMORY ELEMENTS ACCESSED BY BIPOLAR JUNCTION TRANSISTORS

      
Numéro d'application 17974028
Statut En instance
Date de dépôt 2022-10-26
Date de la première publication 2024-05-02
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Gopinath, Venkatesh P.
  • Derrickson, Alexander
  • Ren, Hongru

Abrégé

Structures that include resistive memory elements and methods of forming a structure that includes resistive memory elements. The structure comprises a bipolar junction transistor including a base, a first terminal having a first raised semiconductor layer over the base, and a second terminal having a second raised semiconductor layer over the base. The first raised semiconductor layer is spaced in a lateral direction from the second raised semiconductor layer. The structure further comprises a resistive memory element including a first electrode, a second electrode, and a switching layer between the first electrode and the second electrode. The first electrode of the resistive memory element is coupled to the first terminal of the bipolar junction transistor.

Classes IPC  ?

  • H01L 27/24 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des composants à l'état solide pour le redressement, l'amplification ou la commutation, sans barrière de potentiel ni barrière de surface
  • H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes
  • H01L 45/00 - Dispositifs à l'état solide spécialement adaptés pour le redressement, l'amplification, la production d'oscillations ou la commutation, sans barrière de potentiel ni barrière de surface, p.ex. triodes diélectriques; Dispositifs à effet Ovshinsky; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives

64.

STRUCTURE WITH INDUCTOR EMBEDDED IN BONDED SEMICONDUCTOR SUBSTRATES AND METHODS

      
Numéro d'application 18051037
Statut En instance
Date de dépôt 2022-10-31
Date de la première publication 2024-05-02
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Srivastava, Ravi P.
  • Singh, Jagar

Abrégé

Disclosed is a structure and a method of forming the structure. The structure includes first and second semiconductor substrates with adjacent surfaces (e.g., bonded surfaces), a first spiral-shape metallic feature in the first semiconductor substrate, and a second spiral-shaped metallic feature in the second semiconductor substrate. The second spiral-shaped metallic feature is aligned above and electrically connected to the first spiral-shaped metallic feature. In some embodiments, the second spiral-shaped metallic feature is stacked on and immediately adjacent to the first spiral-shaped metallic feature at the bonded surfaces, thereby forming a relatively large inductor with high Qdc in a relatively small area. In other embodiments, the first and second spiral-shaped metallic features are discrete inductors located on opposite sides of the semiconductor substrates from the bonded surfaces but electrically connected in parallel (e.g., using stacked TSVs), effectively forming a relatively large inductor with a high Qdc in a relatively small area.

Classes IPC  ?

  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes
  • H01L 49/02 - Dispositifs à film mince ou à film épais

65.

LATERAL BIPOLAR TRANSISTOR WITH GATED COLLECTOR

      
Numéro d'application 18405621
Statut En instance
Date de dépôt 2024-01-05
Date de la première publication 2024-04-25
Propriétaire GLOBALFOUNDRIES U.S. Inc. (USA)
Inventeur(s)
  • Derrickson, Alexander
  • Jain, Vibhor
  • Holt, Judson R.
  • Singh, Jagar
  • Yang, Mankyu

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to a lateral bipolar transistor with gated collector and methods of manufacture. The structure includes: an extrinsic base region vertically over a semiconductor substrate and comprising asymmetrical sidewall spacers on opposing sidewalls of the extrinsic base region; a collector region on the semiconductor substrate and separated from the extrinsic base region by at least a first spacer of the asymmetrical sidewall spacers; and an emitter region on the semiconductor substrate and separated from the extrinsic base region by a second spacer of the asymmetrical sidewall spacers.

Classes IPC  ?

  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 29/735 - Transistors latéraux
  • H01L 29/737 - Transistors à hétérojonction

66.

STRUCTURE AND METHOD FOR MEMORY ELEMENT TO CONFINE METAL WITH SPACER

      
Numéro d'application 18046170
Statut En instance
Date de dépôt 2022-10-13
Date de la première publication 2024-04-18
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Seidel, Robert Viktor
  • Jang, Suk Hee
  • Voronova, Anastasia
  • You, Young Seon

Abrégé

The disclosure provides a structure and method for a memory element to confine a metal (e.g., a remaining portion of a metallic residue) with a spacer. A structure according to the disclosure includes a memory element over a first portion of an insulator layer. A portion of the memory element includes a sidewall over the insulator layer. A spacer is adjacent the sidewall of the memory element and on the first portion of the insulator layer. A metal-dielectric layer is within an interface between the spacer and the sidewall or an interface between the spacer and the first portion of the insulator layer. The insulator layer includes a second portion adjacent the first portion, and the second portion does not include the memory element, the spacer, and the metal-dielectric layer thereon.

Classes IPC  ?

  • H01L 45/00 - Dispositifs à l'état solide spécialement adaptés pour le redressement, l'amplification, la production d'oscillations ou la commutation, sans barrière de potentiel ni barrière de surface, p.ex. triodes diélectriques; Dispositifs à effet Ovshinsky; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives
  • H01L 27/24 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des composants à l'état solide pour le redressement, l'amplification ou la commutation, sans barrière de potentiel ni barrière de surface

67.

STRUCTURE WITH POLARIZATION DEVICE WITH LIGHT ABSORBER WITH AT LEAST A HOOK SHAPE

      
Numéro d'application 18046189
Statut En instance
Date de dépôt 2022-10-13
Date de la première publication 2024-04-18
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Bian, Yusheng
  • Lee, Won Suk
  • Stricker, Andreas D.

Abrégé

A structure includes a polarization device such as a polarization splitter, a polarization combiner or a polarization splitter rotator including a waveguide having a light absorber at an end section with an at least hook shape, e.g., it can be hooked or spiral shape. The structure also includes another waveguide adjacent the stated waveguide. The hook or spiral shape acts as a light absorber that reduces undesired optical noise such as excessive light insertion loss and/or light scattering. The hook or spiral shape may also be used on supplemental waveguides used to further filter and/or refine an optical signal in one of the waveguides of the polarization device, e.g., downstream of an output section of the polarization splitter and/or rotator.

Classes IPC  ?

  • G02B 6/126 - OPTIQUE ÉLÉMENTS, SYSTÈMES OU APPAREILS OPTIQUES - Détails de structure de dispositions comprenant des guides de lumière et d'autres éléments optiques, p.ex. des moyens de couplage du type guide d'ondes optiques du genre à circuit intégré utilisant des effets de polarisation
  • G02B 6/122 - Elements optiques de base, p.ex. voies de guidage de la lumière

68.

METAL OXIDE SEMICONDUCTOR DEVICES AND INTEGRATION METHODS

      
Numéro d'application 18046531
Statut En instance
Date de dépôt 2022-10-14
Date de la première publication 2024-04-18
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s) Pandey, Shesh Mani

Abrégé

A semiconductor device comprises a semiconductor layer over an insulator layer and a base layer under the insulator layer. A well is in the base layer, a doped region is above and coupled with the well, and the doped region is in the insulator layer. A drift region is above and coupled with the doped region, and the drift region is at least partially in the semiconductor layer. A gate stack is partially over the semiconductor layer and partially over drift region.

Classes IPC  ?

  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 21/762 - Régions diélectriques
  • H01L 29/40 - Electrodes
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 29/66 - Types de dispositifs semi-conducteurs

69.

ION-SENSITIVE FIELD EFFECT TRANSISTOR ABOVE MICROFLUIDIC CAVITY FOR ION DETECTION AND IDENTIFICATION

      
Numéro d'application 18047405
Statut En instance
Date de dépôt 2022-10-18
Date de la première publication 2024-04-18
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Pawlak, Bartlomiej J.
  • Levy, Mark D.
  • Adusumilli, Siva P.
  • Hazbun, Ramsey M.

Abrégé

A structure includes a cavity in a semiconductor substrate; a field effect transistor positioned over the cavity; an opening in the semiconductor substrate extending to the cavity; and a layer of insulating material filling the opening and forming an insulating material window to the cavity.

Classes IPC  ?

  • G01N 27/414 - Transistors à effet de champ sensibles aux ions ou chimiques, c. à d. ISFETS ou CHEMFETS

70.

DEVICE WITH FIELD PLATES

      
Numéro d'application 17964356
Statut En instance
Date de dépôt 2022-10-12
Date de la première publication 2024-04-18
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Zierak, Michael J.
  • Bentley, Steven J.
  • Sharma, Santosh
  • Levy, Mark D.
  • Kantarovsky, Johnatan A.

Abrégé

The present disclosure relates to a structure which includes at least one gate structure over semiconductor material, the at least one gate structure comprising an active layer, a gate metal extending from the active layer and a sidewall spacer on sidewalls of the gate metal, and a field plate aligned with the at least one gate structure and isolated from the gate metal by the sidewall spacer.

Classes IPC  ?

  • H01L 29/40 - Electrodes
  • H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT

71.

DEVICE WITH LATERALLY GRADED CHANNEL REGION

      
Numéro d'application 17968404
Statut En instance
Date de dépôt 2022-10-18
Date de la première publication 2024-04-18
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s) Mulfinger, George R.

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to a device with a laterally graded channel region and methods of manufacture. The structure includes a PFET region with a laterally graded semiconductor channel region under a gate material.

Classes IPC  ?

  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 21/762 - Régions diélectriques
  • H01L 21/84 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant autre chose qu'un corps semi-conducteur, p.ex. étant un corps isolant
  • H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
  • H01L 29/16 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée

72.

CIRCUIT FOR CONTROLLING THE SLEW RATE OF A TRANSISTOR

      
Numéro d'application 18045909
Statut En instance
Date de dépôt 2022-10-12
Date de la première publication 2024-04-18
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s) Sharma, Santosh

Abrégé

Disclosed are circuits for controlling slew rate of a transistor during switching. Each circuit includes a first transistor (e.g., a gallium nitride (GaN)-based high electron mobility transistor (HEMT) or metal-insulator-semiconductor HEMT (MISHEMT)), a capacitor, and a second transistor. The first transistor includes a first gate connected to a pad for receiving a pulse-width modulation (PWM) signal, a first drain region connected to a first plate of the capacitor, and a first source region. The second transistor includes a second gate connected to a second plate of the capacitor, a second drain region, and a second source region and is connected to both the pad and the first transistor. The connection between the first and second transistors varies depending on whether the first transistor is an enhancement or depletion mode device and on whether the slew rate control is employed for on state or off state switching.

Classes IPC  ?

  • H03K 5/04 - Mise en forme d'impulsions par diminution de durée
  • H03K 17/687 - Commutation ou ouverture de porte électronique, c. à d. par d'autres moyens que la fermeture et l'ouverture de contacts caractérisée par l'utilisation de composants spécifiés par l'utilisation, comme éléments actifs, de dispositifs à semi-conducteurs les dispositifs étant des transistors à effet de champ

73.

SINGLE ENDED SENSE AMPLIFIER WITH CURRENT PULSE CIRCUIT

      
Numéro d'application 18046961
Statut En instance
Date de dépôt 2022-10-17
Date de la première publication 2024-04-18
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Chinthu, Siva Kumar
  • Pasupula, Suresh
  • Dwivedi, Devesh
  • Chiang, Chunsung

Abrégé

Embodiments of the disclosure provide memory circuit, a sense amplifier and associated method for reading a resistive state in a memory device. The sense amplifier includes a bit cell configurable to a high or low resistance state; a sensing circuit that detects a voltage drop across the bit cell in response to an applied read current during a read operation and generates a high or low logic output at an output node; and a pulse generation circuit that increases the applied read current with an injected current pulse when a low to high transition of the resistive state of the bit cell is detected.

Classes IPC  ?

  • G11C 7/06 - Amplificateurs de lecture; Circuits associés
  • G11C 7/10 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
  • G11C 7/12 - Circuits de commande de lignes de bits, p.ex. circuits d'attaque, de puissance, de tirage vers le haut, d'abaissement, circuits de précharge, circuits d'égalisation, pour lignes de bits

74.

PARTITIONED MEMORY ARCHITECTURE WITH DUAL RESISTOR MEMORY ELEMENTS FOR IN-MEMORY SERIAL PROCESSING

      
Numéro d'application 18045479
Statut En instance
Date de dépôt 2022-10-11
Date de la première publication 2024-04-11
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Gopinath, Venkatesh P.
  • Parvarandeh, Pirooz

Abrégé

A structure for in-memory serial processing includes a memory bank array. Each bank includes memory elements, each including first and second programmable resistors having inputs connected to an input node and outputs connected to first and second bitlines. In each bank, first and second feedback buffers are connected to the first and second bitlines and first and second output nodes. First and second output nodes of banks in the same column are connected to the same first and second column interconnect lines. The initial bank in each row includes amplifiers connected between the input nodes and memory elements. Outputs of these amplifiers are also connected by row interconnect lines to memory elements in downstream banks in the same row. Optionally, voltage buffers are connected to row interconnect lines and integrated into at least some banks. The amplifiers, feedback buffers, and voltage buffers minimize local IR drops and thereby processing errors.

Classes IPC  ?

  • G11C 13/00 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage non couverts par les groupes , ou

75.

PARTITIONED MEMORY ARCHITECTURE WITH SINGLE RESISTOR MEMORY ELEMENTS FOR IN-MEMORY SERIAL PROCESSING

      
Numéro d'application 18045520
Statut En instance
Date de dépôt 2022-10-11
Date de la première publication 2024-04-11
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Gopinath, Venkatesh P.
  • Parvarandeh, Pirooz

Abrégé

A structure for in-memory serial processing includes a memory bank array. Each bank includes memory elements connected between input nodes and a bitline. Each memory element includes a programmable resistor with an input connected to an input node and an output connected to the bitline. Each bank includes a feedback buffer connected to the bitline and an output node. Output nodes of banks in the same column are connected to the same column interconnect line. The initial bank in each row includes amplifiers connected between the input nodes and the memory elements, respectively. Outputs of these amplifiers are also connected by row interconnect lines to memory elements in downstream banks in the same row. Optionally, voltage buffers are connected to row interconnect lines and integrated into at least some banks. The amplifiers, feedback buffers, and voltage buffers minimize local IR drops and thereby processing errors.

Classes IPC  ?

  • G11C 7/10 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
  • G11C 7/06 - Amplificateurs de lecture; Circuits associés
  • G11C 7/12 - Circuits de commande de lignes de bits, p.ex. circuits d'attaque, de puissance, de tirage vers le haut, d'abaissement, circuits de précharge, circuits d'égalisation, pour lignes de bits

76.

CALIBRATION METHODS AND STRUCTURES FOR PARTITIONED MEMORY ARCHITECTURE WITH SINGLE RESISTOR OR DUAL RESISTOR MEMORY ELEMENTS

      
Numéro d'application 18045529
Statut En instance
Date de dépôt 2022-10-11
Date de la première publication 2024-04-11
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Gopinath, Venkatesh P.
  • Parvarandeh, Pirooz

Abrégé

Disclosed structures include a partitioned memory architecture, which includes single resistor or dual resistor memory elements, which is configured for in-memory pipeline processing with minimal local IR drops, and which further includes additional circuitry to facilitate calibration processing. In some embodiments, the additional circuitry enables calibration processing when in-memory pipeline processing is paused. In these embodiments, the same bitlines and data sensing elements used for in-memory pipeline processing are also used for calibration processing. In other embodiments, the additional circuitry enables calibration processing concurrent with in-memory pipeline processing. In these embodiments, the additional circuitry includes duplicate pairs of memory elements with programmable resistors that can be connected to the operational circuitry for in-memory pipeline processing, to the calibration circuitry (including calibration-specific sense lines and sensing elements) for calibration processing, or to neither such that one memory element of the duplicate pair always remains operational allowing the other to undergo calibration.

Classes IPC  ?

  • G11C 7/10 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
  • G11C 7/12 - Circuits de commande de lignes de bits, p.ex. circuits d'attaque, de puissance, de tirage vers le haut, d'abaissement, circuits de précharge, circuits d'égalisation, pour lignes de bits
  • G11C 13/00 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage non couverts par les groupes , ou

77.

ISOLATION STRUCTURES OF SEMICONDUCTOR DEVICES

      
Numéro d'application 18045799
Statut En instance
Date de dépôt 2022-10-11
Date de la première publication 2024-04-11
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Yu, Hong
  • Pritchard, David

Abrégé

A semiconductor device is provided. The semiconductor device includes a substrate, a first gate electrode, a second gate electrode, and an isolation structure. The first gate electrode is over the substrate and the second gate electrode is laterally adjacent thereto. The isolation structure is in contact with the first gate electrode and the second gate electrode.

Classes IPC  ?

  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/40 - Electrodes
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/808 - Transistors à effet de champ l'effet de champ étant produit par une jonction PN ou une autre jonction redresseuse à jonction PN

78.

PARTITIONED MEMORY ARCHITECTURE WITH SINGLE RESISTOR OR DUAL RESISTOR MEMORY ELEMENTS FOR IN-MEMORY PIPELINE PROCESSING

      
Numéro d'application 18045524
Statut En instance
Date de dépôt 2022-10-11
Date de la première publication 2024-04-11
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Gopinath, Venkatesh P.
  • Parvarandeh, Pirooz

Abrégé

A structure for in-memory pipeline processing includes a memory bank array. Each bank includes single resistor or dual resistor memory elements connected between input nodes, respectively, and bitline(s) (e.g., a single bitline for a single resistor memory element and first and second bitlines for a dual resistor memory element). A feedback buffer is connected to each bitline and a corresponding output node in each bank and a column interconnect line connects corresponding output nodes of all banks in the same column. The initial bank in each row includes amplifiers connected between the input nodes and memory elements and track-and-hold devices (THs) connected to the input nodes to facilitate pipeline processing. Outputs of the amplifiers are also connected by row interconnect lines to memory elements in downstream banks in the same row. Optionally, voltage buffers are connected to row interconnect lines and integrated into at least some banks.

Classes IPC  ?

  • G11C 13/00 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage non couverts par les groupes , ou
  • G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
  • G11C 27/02 - Moyens d'échantillonnage et de mémorisation

79.

PARTITIONED MEMORY ARCHITECTURE AND METHOD FOR REPEATEDLY USING THE ARCHITECTURE FOR MULTIPLE IN-MEMORY PROCESSING LAYERS

      
Numéro d'application 18045545
Statut En instance
Date de dépôt 2022-10-11
Date de la première publication 2024-04-11
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Gopinath, Venkatesh P.
  • Parvarandeh, Pirooz

Abrégé

A structure for in-memory processing includes memory banks arranged in columns and rows, each bank having bank input nodes, at least one bitline, and cells arranged in a column and connected to corresponding bank input nodes, respectively, and to the bitline(s). Each cell includes layer-specific memory elements, which are individually programmable to store layer-specific weight values and individually connectable (e.g., by switches) to the corresponding bank input node and the bitline(s). The initial memory banks in each row also include track-and-hold devices (THs) connected to the bank input nodes. For each iteration of in-memory processing, the outputs from one processing layer are feedback to pre-designated THs for use as inputs for the next processing layer, the appropriate layer-specific memory elements in the cells are connected to the corresponding bank input nodes and bitline(s), and output(s) for the next processing layer are generated.

Classes IPC  ?

  • G11C 7/10 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S

80.

STRUCTURE INCLUDING HYBRID PLASMONIC WAVEGUIDE USING METAL SILICIDE LAYER

      
Numéro d'application 17936939
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Bian, Yusheng
  • Sporer, Ryan William

Abrégé

A structure or PIC structure includes a hybrid plasmonic (HP) waveguide. The HP waveguide includes a waveguide core, and a metal silicide layer contacting the waveguide core. The metal silicide layer replaces noble metals typically provided in hybrid plasmonic waveguides, providing improved optical signal containment characteristics. The metal silicide layer is also compatible with CMOS fabrication techniques, and capable of additional scaling with other CMOS structures. The HP waveguide also has a reduce form factor compared to conventional HP waveguides, providing room for more waveguides closer together.

Classes IPC  ?

  • G02B 6/12 - OPTIQUE ÉLÉMENTS, SYSTÈMES OU APPAREILS OPTIQUES - Détails de structure de dispositions comprenant des guides de lumière et d'autres éléments optiques, p.ex. des moyens de couplage du type guide d'ondes optiques du genre à circuit intégré
  • G02B 6/13 - Circuits optiques intégrés caractérisés par le procédé de fabrication

81.

COMPARATOR CIRCUITS

      
Numéro d'application 17956273
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s) Sharma, Santosh

Abrégé

The present disclosure relates to a circuit and, more particularly, to comparator circuits used with a depletion mode device and methods of operation. The circuit includes: a comparator; a transistor connected to an output of the comparator; and a depletion mode device connected to ground and comprising a control gate connected to the transistor.

Classes IPC  ?

  • H03K 5/22 - Circuits présentant plusieurs entrées et une sortie pour comparer des impulsions ou des trains d'impulsions entre eux en ce qui concerne certaines caractéristiques du signal d'entrée, p.ex. la pente, l'intégrale
  • H03K 17/687 - Commutation ou ouverture de porte électronique, c. à d. par d'autres moyens que la fermeture et l'ouverture de contacts caractérisée par l'utilisation de composants spécifiés par l'utilisation, comme éléments actifs, de dispositifs à semi-conducteurs les dispositifs étant des transistors à effet de champ

82.

HYBRID EDGE COUPLERS WITH VOIDS

      
Numéro d'application 17958777
Statut En instance
Date de dépôt 2022-10-03
Date de la première publication 2024-04-04
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Bian, Yusheng
  • Kim, Sunoo
  • Kiewra, Edward W.

Abrégé

The present disclosure relates to semiconductor structures and, more particularly, to hybrid edge couplers with voids and methods of manufacture. The structure includes: a dielectric material; at least one waveguide structure embedded within the dielectric material; and at least one airgap within the dielectric material and extending along a length of the at least one waveguide structure.

Classes IPC  ?

  • G02B 6/122 - Elements optiques de base, p.ex. voies de guidage de la lumière
  • G02B 6/13 - Circuits optiques intégrés caractérisés par le procédé de fabrication
  • G03F 7/00 - Production par voie photomécanique, p.ex. photolithographique, de surfaces texturées, p.ex. surfaces imprimées; Matériaux à cet effet, p.ex. comportant des photoréserves; Appareillages spécialement adaptés à cet effet

83.

PIC STRUCTURE WITH WIRE(S) BETWEEN Z-STOP SUPPORTS ON SIDE OF OPTICAL DEVICE ATTACH CAVITY

      
Numéro d'application 17933199
Statut En instance
Date de dépôt 2022-09-19
Date de la première publication 2024-03-28
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Wu, Zhuojie
  • Choi, Seungman

Abrégé

A photonic integrated circuit (PIC) structure includes a substrate, and a cavity defined in the substrate, the cavity including a shoulder at a side of the cavity. A plurality of z-stop supports for an optical device are also included. Each z-stop support of the plurality of z-stop supports is on a support portion of the shoulder. A wire extends over the side of the cavity and between at least two z-stop supports of the plurality of z-stop supports. An optical device is positioned on the plurality of z-stop supports in the cavity and electrically coupled to the wire. Electrical connections between z-stop supports allows larger sized electrical connections to the optical device to mitigate electromigration issues, and increased options for electrical connections.

Classes IPC  ?

  • G02B 6/42 - Couplage de guides de lumière avec des éléments opto-électroniques

84.

WAFER-SCALE CHIP STRUCTURE AND METHOD AND SYSTEM FOR DESIGNING THE STRUCTURE

      
Numéro d'application 17935588
Statut En instance
Date de dépôt 2022-09-27
Date de la première publication 2024-03-28
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Nakagawa, Osamu Samuel
  • Katakamsetty, Ushasree
  • Landis, Howard S.
  • Voykov, Stefan Nikolaev

Abrégé

Disclosed is a wafer-scale chip structure including a semiconductor wafer and multiple dies on the semiconductor wafer. The dies can include at least two dies with different patterns of fill shapes. Also disclosed are wafer-scale chip design methods and systems. In the design methods and systems, post-chip layout wafer-level topography optimization is performed to, for example, minimize performance variations between dies of the same design within the wafer-scale chip. Specifically, across-wafer die placement and wafer-level topography information is used to custom design and/or select different patterns of fill shapes to be inserted into the layouts of dies placed at different locations across the wafer-scale chip (including different patterns to be inserted into the layouts of dies that have the same design) in order to generate a design that minimizes either all across-wafer thickness variations or at least across-wafer thickness variations associated with specific dies having the same specific design.

Classes IPC  ?

  • H01L 23/544 - Marques appliquées sur le dispositif semi-conducteur, p.ex. marques de repérage, schémas de test
  • G06F 30/392 - Conception de plans ou d’agencements, p.ex. partitionnement ou positionnement
  • G06F 30/398 - Vérification ou optimisation de la conception, p.ex. par vérification des règles de conception [DRC], vérification de correspondance entre géométrie et schéma [LVS] ou par les méthodes à éléments finis [MEF]

85.

OPTICAL COUPLERS FOR TRANSITIONING BETWEEN A SINGLE-LAYER WAVEGUIDE AND A MULTIPLE-LAYER WAVEGUIDE

      
Numéro d'application 17952969
Statut En instance
Date de dépôt 2022-09-26
Date de la première publication 2024-03-28
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Bian, Yusheng
  • Lee, Won Suk

Abrégé

Structures for an optical coupler and methods of forming a structure for an optical coupler. The structure comprises a stacked waveguide core including a first waveguide core and a second waveguide core. The first waveguide core includes a first tapered section, and the second waveguide core includes a second tapered section positioned to overlap with the first tapered section. The structure further comprises a third waveguide core including a third tapered section positioned adjacent to the first tapered section of the first waveguide core and the second tapered section of the second waveguide core.

Classes IPC  ?

  • G02B 6/122 - Elements optiques de base, p.ex. voies de guidage de la lumière
  • G02B 6/13 - Circuits optiques intégrés caractérisés par le procédé de fabrication

86.

THERMO-OPTIC PHASE SHIFTERS

      
Numéro d'application 17953804
Statut En instance
Date de dépôt 2022-09-27
Date de la première publication 2024-03-28
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Mcgowan, Brian
  • Wang, Ping-Chuan
  • Restrepo, Oscar

Abrégé

Structures for a thermo-optic phase shifter and methods of forming such structures. The structure comprises a waveguide structure including a waveguide core. The structure further comprises a silicide layer, a first dielectric layer arranged in a lateral direction between the silicide layer and the waveguide core, and a second dielectric layer positioned over the waveguide core, the silicide layer, and the first dielectric layer. The first dielectric layer comprises a first material having a first thermal conductivity, and the second dielectric layer comprises a second material having a second thermal conductivity that is less than the first thermal conductivity.

Classes IPC  ?

  • G02B 6/122 - Elements optiques de base, p.ex. voies de guidage de la lumière

87.

SEMICONDUCTOR DEVICE INTEGRATION WITH AN AMORPHOUS REGION

      
Numéro d'application 17955225
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2024-03-28
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Choppalli, Vvss Satyasuresh
  • Dutta, Anupam
  • Krishnasamy, Rajendran
  • Gauthier, Jr., Robert
  • Lu, Xiang Xiang
  • Nath, Anindya

Abrégé

Structures including multiple semiconductor devices and methods of forming same. The structure comprises a first device structure including a first well and a second well in a semiconductor substrate, a second device structure including a doped region in the semiconductor substrate, and a first high-resistivity region in the semiconductor substrate. The first well has a first conductivity type, the second well has a second conductivity type opposite to the first conductivity type, and the first well adjoins the second well to define a p-n junction. The doped region of the second device structure has the first conductivity type or the second conductivity type. The high-resistivity region has a higher electrical resistivity than the semiconductor substrate, and the high-resistivity region is positioned between the first device structure and the second device structure.

Classes IPC  ?

  • H01L 25/07 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 21/77 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
  • H01L 23/14 - Supports, p.ex. substrats isolants non amovibles caractérisés par le matériau ou par ses propriétés électriques
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées

88.

ELECTRICALLY PROGRAMMABLE FUSE OVER CRYSTALLINE SEMICONDUCTOR MATERIALS

      
Numéro d'application 17934389
Statut En instance
Date de dépôt 2022-09-22
Date de la première publication 2024-03-28
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Kantarovsky, Johnatan A.
  • Sharma, Santosh
  • Zierak, Michael J.
  • Bentley, Steven J.
  • Gebreselasie, Ephrem G.

Abrégé

Embodiments of the disclosure provide an electrically programmable fuse (efuse) over crystalline semiconductor material. A structure according to the disclosure includes a plurality of crystalline semiconductor layers. Each crystalline semiconductor layer includes a compound material. A metallic layer is on the plurality of crystalline semiconductor layers. The metallic layer has a lower resistivity than an uppermost layer of the plurality of crystalline semiconductor layers. A pair of gate conductors is on respective portions of the metallic layer. The metallic layer defines an electrically programmable fuse (efuse) link between the gate conductors.

Classes IPC  ?

  • H01L 23/525 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées avec des interconnexions modifiables
  • H01L 21/76 - Réalisation de régions isolantes entre les composants
  • H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
  • H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV

89.

SEMICONDUCTOR-ON-INSULATOR FIELD-EFFECT TRANSISTORS INCLUDING STRESS-INDUCING COMPONENTS

      
Numéro d'application 17935913
Statut En instance
Date de dépôt 2022-09-27
Date de la première publication 2024-03-28
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Pandey, Shesh Mani
  • Krishnasamy, Rajendran
  • Holt, Judson R.

Abrégé

A transistor is provided. The transistor includes a substrate, a gate structure, a semiconductor structure, and a dielectric component. The gate structure is over the substrate and the semiconductor structure is adjacent to the gate structure. The semiconductor structure has a first side facing the gate structure and a second side laterally opposite the first side. The dielectric component is in the substrate. The dielectric component has a first portion adjacent to the second side of the semiconductor structure and a second portion under the first portion, wherein the second portion extends under the gate structure.

Classes IPC  ?

  • H01L 21/762 - Régions diélectriques
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

90.

FIELD EFFECT TRANSISTOR WITH ADJUSTABLE EFFECTIVE GATE LENGTH

      
Numéro d'application 17933304
Statut En instance
Date de dépôt 2022-09-19
Date de la première publication 2024-03-21
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s) Wu, Nan

Abrégé

Disclosed is a structure including a field effect transistor (FET). The FET includes, on an insulator layer above a substrate, source/drain regions and a section of a semiconductor layer extending laterally between the source/drain regions. A primary gate structure is made of the insulator layer and a well region in the substrate opposite at least the section of the semiconductor layer extending laterally between the source/drain regions. One or two secondary gate structures are on the semiconductor layer between and near one or both of the source/drain regions, respectively. The FET can further include a patterned conformal dielectric layer, which is on the center of the semiconductor layer between the source/drain regions, and which extends onto the secondary gate structure(s). Also disclosed are methods of operating the structure by biasing the secondary gate structure(s) to adjust the effective gate length of the FET and methods of forming the structure.

Classes IPC  ?

  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 21/225 - Diffusion des impuretés, p.ex. des matériaux de dopage, des matériaux pour électrodes, à l'intérieur ou hors du corps semi-conducteur, ou entre les régions semi-conductrices; Redistribution des impuretés, p.ex. sans introduction ou sans élimination de matériau dopant supplémentaire en utilisant la diffusion dans ou hors d'un solide, à partir d'une ou en phase solide, p.ex. une couche d'oxyde dopée
  • H01L 21/285 - Dépôt de matériaux conducteurs ou isolants pour les électrodes à partir d'un gaz ou d'une vapeur, p.ex. condensation
  • H01L 21/74 - Réalisation de régions profondes à haute concentration en impuretés, p.ex. couches collectrices profondes, connexions internes
  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/40 - Electrodes
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 29/45 - Electrodes à contact ohmique
  • H01L 29/66 - Types de dispositifs semi-conducteurs

91.

SILICON-CONTROLLED RECTIFIERS WITH A SEGMENTED FLOATING REGION

      
Numéro d'application 17946089
Statut En instance
Date de dépôt 2022-09-16
Date de la première publication 2024-03-21
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Jain, Ruchil Kumar
  • Mahajan, Prantik
  • Zaka, Alban

Abrégé

Structures for a silicon-controlled rectifier and methods of forming same. The structure comprises a first well, a second well, and a third well in a semiconductor substrate. The third well is positioned between the first well and the second well. A first terminal includes a first doped region in the first well, and a second terminal includes a second doped region in the second well. The first well, the second well, and the second doped region have a first conductivity type, and the third well and the first doped region have a second conductivity type opposite to the first conductivity type. The structure further comprises a third doped region in the third well. The third doped region includes a first segment and a second segment, and the first segment is separated from the second segment by a portion of the first well and a portion of the third well.

Classes IPC  ?

  • H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
  • H01L 29/74 - Dispositifs du type thyristor, p.ex. avec un fonctionnement par régénération à quatre zones

92.

PHOTONIC INTEGRATED CIRCUIT INCLUDING PLURALITY OF DISCRETE OPTICAL GUARD ELEMENTS

      
Numéro d'application 17932868
Statut En instance
Date de dépôt 2022-09-16
Date de la première publication 2024-03-21
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Bian, Yusheng
  • Levy, Mark D.
  • Adusumilli, Siva P.
  • Nummy, Karen A.
  • Wu, Zhuojie
  • Hazbun, Ramsey

Abrégé

The disclosure relates to a PIC structure including a photonic component on a semiconductor substrate. Each of a plurality of optical guard elements are composed of a light absorbing material and are in proximity to the photonic component. The optical guard elements may mimic an outer periphery of at least a portion of the photonic component. The optical guard elements may include at least one of: a germanium body positioned at least partially in a silicon element, a silicon body having a high dopant concentration, and a polysilicon body having a high dopant concentration over the silicon body.

Classes IPC  ?

  • G02B 6/122 - Elements optiques de base, p.ex. voies de guidage de la lumière
  • G02B 6/13 - Circuits optiques intégrés caractérisés par le procédé de fabrication

93.

TRIGGER SILICON CONTROLLED RECTIFIER

      
Numéro d'application 17945348
Statut En instance
Date de dépôt 2022-09-15
Date de la première publication 2024-03-21
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Nath, Anindya
  • Loiseau, Alain F.
  • Mitra, Souvick

Abrégé

The present disclosure relates to a structure including a trigger element within a semiconductor-on-insulator (SOI) substrate, and a silicon controlled rectifier (SCR) under a buried insulator layer of the SOI substrate. The trigger element is between an anode and a cathode of the SCR.

Classes IPC  ?

  • H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface

94.

Carbon dioxide and nitrogen oxides removal system for point of use abatement

      
Numéro d'application 18484497
Numéro de brevet 11931694
Statut Délivré - en vigueur
Date de dépôt 2023-10-11
Date de la première publication 2024-03-19
Date d'octroi 2024-03-19
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s) Weinstein, Justin

Abrégé

A system to abate an emission stream from a semiconductor manufacturing process is disclosed. The system includes an abatement apparatus, such as a gas scrubber, to remove hazardous and toxic gas species from the emission stream and to yield an emission having carbon dioxide. The system condenses the emission having carbon dioxide to an effluent, and transmits the effluent through a reduction tower. The reduction tower catalyzes a chemical reaction which absorbs carbon dioxide from the effluent using a solution and yields an exhaust substantially free of carbon dioxide. The reduction tower is coupled to an exchanger which catalyzes a thermogenic reaction to release absorbed carbon dioxide from the solution. The system may include a closed-loop system that transmits solution substantially free of carbon dioxide from the exchanger and through the reduction tower to absorb carbon dioxide from additional effluent.

Classes IPC  ?

95.

BIPOLAR TRANSISTOR AND GATE STRUCTURE ON SEMICONDUCTOR FIN AND METHODS TO FORM SAME

      
Numéro d'application 17931938
Statut En instance
Date de dépôt 2022-09-14
Date de la première publication 2024-03-14
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Pandey, Shesh Mani
  • Jain, Vibhor

Abrégé

Embodiments of the disclosure provide a bipolar transistor and gate structure on a semiconductor fin and methods to form the same. A structure according to the disclosure includes a semiconductor fin including an intrinsic base region and an extrinsic base region adjacent the intrinsic base region along a length of the semiconductor fin. Sidewalls of the intrinsic base region of the semiconductor fin are adjacent an emitter and a collector along a width of the semiconductor fin. A gate structure is on the semiconductor fin and between the intrinsic base region and the extrinsic base region.

Classes IPC  ?

  • H01L 29/735 - Transistors latéraux
  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/66 - Types de dispositifs semi-conducteurs

96.

ELECTRO-ABSORPTION MODULATORS WITH STACKED WAVEGUIDE TAPERS

      
Numéro d'application 17944252
Statut En instance
Date de dépôt 2022-09-14
Date de la première publication 2024-03-14
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Bian, Yusheng
  • Shank, Steven M.
  • Holt, Judson
  • Rakowski, Michal
  • Pawlak, Bartlomiej Jan

Abrégé

Structures including an electro-absorption modulator and methods of forming such structures. The structure comprises a waveguide core including a first tapered section, a second tapered section, and a longitudinal axis. The first tapered section and the second tapered section are aligned along the longitudinal axis. The structure further comprises a first waveguide taper overlapping the first tapered section of the waveguide core, a second waveguide taper overlapping the second tapered section of the waveguide core, and a multiple-layer structure on the waveguide core between the first waveguide taper and the second waveguide taper.

Classes IPC  ?

  • G02B 6/122 - Elements optiques de base, p.ex. voies de guidage de la lumière
  • G02B 6/13 - Circuits optiques intégrés caractérisés par le procédé de fabrication

97.

SYSTEM FOR CONTROLLING THE BRIGHTNESS OF A DISPLAY

      
Numéro d'application 17931135
Statut En instance
Date de dépôt 2022-09-12
Date de la première publication 2024-03-14
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Kammler, Thorsten
  • Yan, Ran
  • Zier, Michael

Abrégé

The present disclosure generally relates to a system for use in optoelectronic/photonic applications and integrated circuit (IC) chips. More particularly, the present disclosure relates to a system including a driver circuit, a bias generator, and a light sensor. The driver circuit has at least one transistor including a back gate and a front gate. The bias generator is connected to the back gate of the transistor. The light sensor is connected to the bias generator. The system is capable of adjusting the brightness of a display unit to adapt to the brightness of an ambient light.

Classes IPC  ?

  • G09G 3/32 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p.ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice utilisant des sources lumineuses commandées utilisant des panneaux électroluminescents semi-conducteurs, p.ex. utilisant des diodes électroluminescentes [LED]

98.

TEMPERATURE DETECTION USING NEGATIVE TEMPERATURE COEFFICIENT RESISTOR IN GaN SETTING

      
Numéro d'application 17931670
Statut En instance
Date de dépôt 2022-09-13
Date de la première publication 2024-03-14
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Sharma, Santosh
  • Zierak, Michael J.
  • Bentley, Steven J.
  • Kantarovsky, Johnatan Avraham

Abrégé

A structure includes a negative temperature coefficient (NTC) resistor for use in gallium nitride (GaN) technology. The NTC resistor includes a p-type doped GaN (pGaN) layer, and a gallium nitride (GaN) heterojunction structure under the pGaN layer. The GaN heterojunction structure includes a barrier layer and a channel layer. An isolation region extends across an interface of the barrier layer and the channel layer, and a first metal electrode is on the pGaN layer spaced from a second metal electrode on the pGaN layer. The NTC resistor can be used as a temperature compensated reference in a structure providing a temperature detection circuit. The temperature detection circuit includes an enhancement mode HEMT sharing parts with the NTC resistor and includes temperature independent current sources including depletion mode HEMTs.

Classes IPC  ?

  • G01K 7/18 - Mesure de la température basée sur l'utilisation d'éléments électriques ou magnétiques directement sensibles à la chaleur utilisant des éléments résistifs l'élément étant une résistance linéaire, p.ex. un thermomètre à résistance de platine
  • H01C 7/04 - Résistances fixes constituées par une ou plusieurs couches ou revêtements; Résistances fixes constituées de matériau conducteur en poudre ou de matériau semi-conducteur en poudre avec ou sans matériau isolant à coefficient de température négatif
  • H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
  • H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV
  • H01L 29/205 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV comprenant plusieurs composés dans différentes régions semi-conductrices
  • H01L 29/40 - Electrodes
  • H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT

99.

POLARIZATION ROTATORS WITH OVERLAPPING WAVEGUIDE CORES

      
Numéro d'application 17941055
Statut En instance
Date de dépôt 2022-09-09
Date de la première publication 2024-03-14
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s) Bian, Yusheng

Abrégé

Structures for a polarization rotator and methods of forming a structure for a polarization rotator. The structure comprises a first waveguide core having a first section, a second section, a first terminating end, and a second terminating end opposite to the first terminating end. The first and second sections of the first waveguide core are arranged between the first terminating end and the second terminating end. The structure further comprises a second waveguide core including a first tapered section having a first overlapping arrangement with the first section of the first waveguide core and a second tapered section having a second overlapping arrangement with the second section of the first waveguide core. The first waveguide core comprises a first material, and the second waveguide core comprises a second material different from the first material.

Classes IPC  ?

  • G02B 6/126 - OPTIQUE ÉLÉMENTS, SYSTÈMES OU APPAREILS OPTIQUES - Détails de structure de dispositions comprenant des guides de lumière et d'autres éléments optiques, p.ex. des moyens de couplage du type guide d'ondes optiques du genre à circuit intégré utilisant des effets de polarisation
  • G02B 6/122 - Elements optiques de base, p.ex. voies de guidage de la lumière
  • G02B 6/13 - Circuits optiques intégrés caractérisés par le procédé de fabrication

100.

SEMICONDUCTOR DEVICE STRUCTURES ISOLATED BY POROUS SEMICONDUCTOR MATERIAL

      
Numéro d'application 17942233
Statut En instance
Date de dépôt 2022-09-12
Date de la première publication 2024-03-14
Propriétaire GlobalFoundries U.S. Inc. (USA)
Inventeur(s)
  • Abou-Khalil, Michel
  • Shank, Steven M.
  • Mctaggart, Sarah
  • Vallett, Aaron
  • Krishnasamy, Rajendran
  • Lydon-Nuhfer, Megan

Abrégé

Semiconductor device structures with device isolation and methods of forming a semiconductor device structure with device isolation. The structure comprises a semiconductor substrate, a first semiconductor layer on the semiconductor substrate, a second semiconductor layer in a cavity in the first semiconductor layer, and a device structure including a doped region in the second semiconductor layer. The first semiconductor layer comprises a porous semiconductor material, and the second semiconductor layer comprises a single-crystal semiconductor material.

Classes IPC  ?

  • H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
  • H01L 21/762 - Régions diélectriques
  • H01L 21/84 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant autre chose qu'un corps semi-conducteur, p.ex. étant un corps isolant
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