Microchip Technology Incorporated

États‑Unis d’Amérique

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Type PI
        Brevet 4 595
        Marque 137
Juridiction
        États-Unis 2 915
        International 1 759
        Europe 34
        Canada 24
Propriétaire / Filiale
[Owner] Microchip Technology Incorporated 2 647
Atmel Corporation 1 171
Silicon Storage Technology, Inc. 673
SMSC Holdings S.A.R.L. 52
Atmel Germany GmbH 50
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Date
Nouveautés (dernières 4 semaines) 18
2024 juin (MACJ) 6
2024 mai 19
2024 avril 19
2024 mars 34
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Classe IPC
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS 242
G06F 3/044 - Numériseurs, p.ex. pour des écrans ou des pavés tactiles, caractérisés par les moyens de transduction par des moyens capacitifs 171
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter 171
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante 161
G06F 3/041 - Numériseurs, p.ex. pour des écrans ou des pavés tactiles, caractérisés par les moyens de transduction 148
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Classe NICE
09 - Appareils et instruments scientifiques et électriques 124
42 - Services scientifiques, technologiques et industriels, recherche et conception 48
16 - Papier, carton et produits en ces matières 20
41 - Éducation, divertissements, activités sportives et culturelles 18
40 - Traitement de matériaux; recyclage, purification de l'air et traitement de l'eau 7
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Statut
En Instance 276
Enregistré / En vigueur 4 456
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1.

COMPRESSING HIGH FREQUENCY EMISSIONS IN 10BASE-T1S DRIVER BY USING MULTIPLE STAGE NOTCH/BAND STOP FILTERING

      
Numéro d'application US2023082756
Numéro de publication 2024/123927
Statut Délivré - en vigueur
Date de dépôt 2023-12-06
Date de publication 2024-06-13
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Yu, Jiachi
  • An, Hongming
  • Chen, Dixon
  • Ho, James
  • Ivanov, Galin I.
  • Liang, Henry
  • Xiong, Congqing
  • Yang, Kevin

Abrégé

Reducing emissions of predetermined frequencies using delay elements and related apparatuses, methods, and systems are disclosed. An apparatus includes an input terminal (102) to receive a signal (104), delay elements (108) electrically connected to the input terminal, an output terminal (112) to provide a reduced slew rate signal (114), and combination circuitry (116) electrically connected to the delay elements and the output terminal. The delay elements provide delayed signals (110) responsive to the received signal. Respective ones of the delayed signals include delayed versions of the received signal. The combination circuitry combines the delayed signals to generate the reduced slew rate signal. Delays associated with the delay elements are chosen to reduce emissions of one or more predetermined frequencies of the reduced slew rate signal as compared to the received signal.

Classes IPC  ?

  • H03K 19/003 - Modifications pour accroître la fiabilité
  • H03K 19/0185 - Dispositions pour le couplage; Dispositions pour l'interface utilisant uniquement des transistors à effet de champ
  • H03K 5/06 - Mise en forme d'impulsions par diminution de durée par l'utilisation de lignes à retard ou d'autres éléments à retard analogues
  • H04L 25/02 - Systèmes à bande de base - Détails

2.

COMPRESSING HIGH FREQUENCY EMISSIONS IN 10BASE-T1S DRIVER BY USING MULTIPLE STAGE NOTCH/BAND STOP FILTERING

      
Numéro d'application 18531232
Statut En instance
Date de dépôt 2023-12-06
Date de la première publication 2024-06-13
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Yu, Jiachi
  • Liang, Henry
  • Ho, James
  • Ivanov, Galin I.
  • Yang, Kevin
  • Chen, Dixon
  • Xiong, Congqing
  • An, Hongming

Abrégé

Reducing emissions of predetermined frequencies using delay elements and related apparatuses, methods, and systems are disclosed. An apparatus includes an input terminal to receive a signal, delay elements electrically connected to the input terminal, an output terminal to provide a reduced slew rate signal, and combination circuitry electrically connected to the delay elements and the output terminal. The delay elements provide delayed signals responsive to the received signal. Respective ones of the delayed signals include delayed versions of the received signal. The combination circuitry combines the delayed signals to generate the reduced slew rate signal. Delays associated with the delay elements are chosen to reduce emissions of one or more predetermined frequencies of the reduced slew rate signal as compared to the received signal.

Classes IPC  ?

  • H03K 5/1252 - Suppression ou limitation du bruit ou des interférences
  • H03K 19/20 - Circuits logiques, c. à d. ayant au moins deux entrées agissant sur une sortie; Circuits d'inversion caractérisés par la fonction logique, p.ex. circuits ET, OU, NI, NON

3.

PIC64

      
Numéro de série 98593176
Statut En instance
Date de dépôt 2024-06-10
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED ()
Classes de Nice  ?
  • 09 - Appareils et instruments scientifiques et électriques
  • 42 - Services scientifiques, technologiques et industriels, recherche et conception

Produits et services

Computer hardware; semiconductors; microcontrollers; microcontroller units comprised of semiconductor chips, microchips, integrated circuits, computer memories, electronic memories, data processing apparatus, and electronic and electrical control apparatus; microcontroller development systems and programming devices comprised of computer hardware and computer software for use in designing, programming, testing, analyzing, and optimizing embedded systems; downloadable and recorded computer software and instructional user guides sold as a unit Providing temporary use of non-downloadable software programs; computer programming; consulting and advising in the fields of the application of electronic data systems; providing on-line non-downloadable software to be used in the design of computer hardware; providing on-line non-downloadable software to be used for software development and design

4.

PIC64

      
Numéro de série 98593182
Statut En instance
Date de dépôt 2024-06-10
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED ()
Classes de Nice  ?
  • 09 - Appareils et instruments scientifiques et électriques
  • 42 - Services scientifiques, technologiques et industriels, recherche et conception

Produits et services

Computer hardware; semiconductors; microcontrollers; microcontroller units comprised of semiconductor chips, microchips, integrated circuits, computer memories, electronic memories, data processing apparatus, and electronic and electrical control apparatus; microcontroller development systems and programming devices comprised of computer hardware and computer software for use in designing, programming, testing, analyzing, and optimizing embedded systems; downloadable and recorded computer software and instructional user guides sold as a unit Providing temporary use of non-downloadable software programs; computer programming; consulting and advising in the fields of the application of electronic data systems; providing on-line non-downloadable software to be used in the design of computer hardware; providing on-line non-downloadable software to be used for software development and design

5.

SYSTEM AND METHOD TO CONVERT AUDIO SIGNALS TO HAPTIC SIGNALS

      
Numéro d'application 18369912
Statut En instance
Date de dépôt 2023-09-19
Date de la première publication 2024-06-06
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s) Costache, Razvan

Abrégé

A device includes a receiver to receive an input audio signal and output a received audio signal, and signal conversion circuitry to apply a frequency-dependent adjustment to the received audio signal to convert the received audio signal to a haptic signal for use by a haptic actuator.

Classes IPC  ?

  • G06F 3/01 - Dispositions d'entrée ou dispositions d'entrée et de sortie combinées pour l'interaction entre l'utilisateur et le calculateur
  • G08B 6/00 - Systèmes de signalisation tactile, p.ex. systèmes d'appel de personnes

6.

SYSTEM AND METHOD TO CONVERT AUDIO SIGNALS TO HAPTIC SIGNALS

      
Numéro d'application US2023082011
Numéro de publication 2024/119033
Statut Délivré - en vigueur
Date de dépôt 2023-12-01
Date de publication 2024-06-06
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s) Costache, Razvan

Abrégé

A device includes a receiver to receive an input audio signal and output a received audio signal, and signal conversion circuitry to apply a frequency-dependent adjustment to the received audio signal to convert the received audio signal to a haptic signal for use by a haptic actuator.

Classes IPC  ?

  • A63F 13/28 - Dispositions de sortie pour les dispositifs de jeu vidéo répondant à des signaux de commande reçus du dispositif de jeu pour influer sur les conditions ambiantes, p.ex. pour faire vibrer les sièges des joueurs, activer des distributeurs de parfums ou agir sur la température ou la lumière
  • A63F 13/54 - Commande des signaux de sortie en fonction de la progression du jeu incluant des signaux acoustiques, p. ex. pour simuler le bruit d’un moteur en fonction des tours par minute [RPM] dans un jeu de conduite ou la réverbération contre un mur virtuel
  • G06F 3/01 - Dispositions d'entrée ou dispositions d'entrée et de sortie combinées pour l'interaction entre l'utilisateur et le calculateur

7.

ELECTRONIC DEVICE INCLUDING A DIE ARRANGED BETWEEN FIRST AND SECOND SUBSTRATES

      
Numéro d'application US2023080014
Numéro de publication 2024/112556
Statut Délivré - en vigueur
Date de dépôt 2023-11-16
Date de publication 2024-05-30
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Taylor, George
  • Tremlett, Piers

Abrégé

An electronic device includes a die mounted between a first substrate and a second substrate. The first substrate includes a first substrate die contact on a first side of the first substrate, and a first substrate terminal contact on a second side of the first substrate opposite the first side, the first substrate terminal contact electrically and thermally connected to the first substrate die contact. The second substrate includes a second substrate die contact on a first side of the second substrate, and a second substrate terminal contact on a second side of the second substrate opposite the first side, the second substrate terminal contact electrically and thermally connected to the second substrate die contact. The die includes a first die element conductively connected to the first substrate die contact, and a second die element conductively connected to the second substrate die contact.

Classes IPC  ?

  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
  • H01L 23/36 - Emploi de matériaux spécifiés ou mise en forme, en vue de faciliter le refroidissement ou le chauffage, p.ex. dissipateurs de chaleur

8.

DUAL-PATH CHARGE PUMP

      
Numéro d'application US2023013837
Numéro de publication 2024/112358
Statut Délivré - en vigueur
Date de dépôt 2023-02-24
Date de publication 2024-05-30
Propriétaire SILICON STORAGE TECHNOLOGY, INC. (USA)
Inventeur(s)
  • Nguyen, Nghia
  • Lai, Hien
  • Nguyen, Thoan
  • Nguyen, Son
  • Nguyen, Viet

Abrégé

Examples of improved charge pumps are disclosed. In one example, a system comprises a first charge path comprising a first stage to boost an input voltage and a second stage to boost a voltage received from the first stage of the first charge path; and a second charge path comprising a first stage to boost an input voltage and a second stage to boost a voltage received from the first stage of the second charge path; wherein an output of the second stage of the first charge path is coupled to the first stage of the second charge path and an output of the second stage of the second charge path is coupled to the first stage of the first charge path.

Classes IPC  ?

  • G11C 5/14 - Dispositions pour l'alimentation

9.

GROUPING AND ERROR CORRECTION FOR NON-VOLATILE MEMORY CELLS

      
Numéro d'application US2023012810
Numéro de publication 2024/112355
Statut Délivré - en vigueur
Date de dépôt 2023-02-10
Date de publication 2024-05-30
Propriétaire SILICON STORAGE TECHNOLOGY, INC. (USA)
Inventeur(s) Tran, Hieu Van

Abrégé

Numerous examples are disclosed of an improved grouping and error correction system for non-volatile memory cells. In one example, a system comprises a memory array comprising non-volatile memory cells arranged into rows and columns, wherein a non-volatile memory cell of the memory array stores a first bit of a first data grouping and a second bit of a second data grouping, and wherein the first grouping is backed by a first ECC block and the second grouping is backed by a second ECC block.

Classes IPC  ?

  • G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p.ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p.ex. contrôle de parité, exclusion des 9 ou des 11

10.

THREE-DIMENSIONAL METAL-INSULATOR-METAL (MIM) CAPACITORS AND TRENCHES

      
Numéro d'application 18104372
Statut En instance
Date de dépôt 2023-02-01
Date de la première publication 2024-05-23
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s) Leng, Yaojian

Abrégé

A method for making a three dimensional (3D) Metal-Insulator-Metal (MIM) capacitor and trenches by etching a dielectric layer to form a via or contact hole, a tub, and a trench in the dielectric layer; depositing conformal metal in the via or contact hole, the tub, and the trench, wherein the deposited conformal metal forms bottom and sidewall portions of a 3D bottom electrode of a metal-insulator-metal (MIM) capacitor in the tub, and wherein the deposited conformal metal forms a via or contact in the via or contact hole; removing conformal metal and at least a portion of the dielectric layer from a lip of the tub; depositing an insulator layer on the 3D bottom electrode to form an insulator layer of the MIM capacitor; and depositing a metal layer on the insulator layer to form a top electrode of the MIM capacitor.

Classes IPC  ?

  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées

11.

METAL-INSULATOR-METAL (MIM) CAPACITORS WITH CURVED ELECTRODE

      
Numéro d'application 18162775
Statut En instance
Date de dépôt 2023-02-01
Date de la première publication 2024-05-23
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s) Leng, Yaojian

Abrégé

A method for making a metal-insulator-metal (MIM) capacitors by etching a dielectric layer to form a via or contact hole, a tub, and a trench in the dielectric layer; depositing conformal metal in the via or contact hole, the tub, and the trench, wherein deposited conformal metal forms a via or contact in the via or contact hole; depositing a bottom electrode metal in the tub to form a bottom electrode of a metal-to-metal (MIM) capacitor; removing bottom electrode metal from the bottom electrode to form a dish-shape upper surface; depositing an insulator material on the bottom electrode to form an insulator layer of the MIM capacitor; and depositing a top electrode metal on the insulator layer to form a top electrode of the MIM capacitor.

Classes IPC  ?

  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives

12.

METHOD FOR FABRICATING A PATTERNED FD-SOI WAFER

      
Numéro d'application 18200688
Statut En instance
Date de dépôt 2023-05-23
Date de la première publication 2024-05-23
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Nagel, Steve
  • Chen, Bomy

Abrégé

Methods for preparing a donor silicon wafer by applying a SiGe layer on a silicon substrate wafer, depositing a silicon layer on the SiGe layer, etching the silicon layer to form an opening in the silicon layer, wet etching the SiGe layer through the opening in the silicon layer to partially remove SiGe material from the SiGe layer and preserve the silicon layer, depositing a buried oxide layer on the silicon layer, etching the buried oxide layer to form a body bias area, and depositing silicon in the body bias area; bonding a recipient handle wafer to the etched buried oxide layer of the donor silicon wafer to define a BOX; and wet etching the SiGe layer to release the donor silicon wafer from the recipient handle wafer.

Classes IPC  ?

  • H01L 21/762 - Régions diélectriques
  • H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant

13.

GROUPING AND ERROR CORRECTION FOR NON-VOLATILE MEMORY CELLS

      
Numéro d'application 18106421
Statut En instance
Date de dépôt 2023-02-06
Date de la première publication 2024-05-23
Propriétaire Silicon Storage Technology, Inc. (USA)
Inventeur(s) Tran, Hieu Van

Abrégé

Numerous examples are disclosed of an improved grouping and error correction system for non-volatile memory cells. In one example, a system comprises a memory array comprising non-volatile memory cells arranged into rows and columns, wherein a non-volatile memory cell of the memory array stores a first bit of a first data grouping and a second bit of a second data grouping, and wherein the first grouping is backed by a first ECC block and the second grouping is backed by a second ECC block.

Classes IPC  ?

  • G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p.ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p.ex. contrôle de parité, exclusion des 9 ou des 11

14.

DUAL-PATH CHARGE PUMP

      
Numéro d'application 18109397
Statut En instance
Date de dépôt 2023-02-14
Date de la première publication 2024-05-23
Propriétaire Silicon Storage Technology, Inc. (USA)
Inventeur(s)
  • Nguyen, Nghia
  • Lai, Hien
  • Nguyen, Thoan
  • Nguyen, Son
  • Nguyen, Viet

Abrégé

Examples of improved charge pumps are disclosed. In one example, a system comprises a first charge path comprising a first stage to boost an input voltage and a second stage to boost a voltage received from the first stage of the first charge path; and a second charge path comprising a first stage to boost an input voltage and a second stage to boost a voltage received from the first stage of the second charge path; wherein an output of the second stage of the first charge path is coupled to the first stage of the second charge path and an output of the second stage of the second charge path is coupled to the first stage of the first charge path.

Classes IPC  ?

  • H02M 3/07 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des résistances ou des capacités, p.ex. diviseur de tension utilisant des capacités chargées et déchargées alternativement par des dispositifs à semi-conducteurs avec électrode de commande
  • G11C 5/14 - Dispositions pour l'alimentation

15.

THREE-DIMENSIONAL METAL-INSULATOR-METAL (MIM) CAPACITORS AND TRENCHES

      
Numéro d'application US2023016506
Numéro de publication 2024/107238
Statut Délivré - en vigueur
Date de dépôt 2023-03-28
Date de publication 2024-05-23
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s) Leng, Yaojian

Abrégé

A method for making a three dimensional (3D) Metal-Insulator-Metal (MIM) capacitor and trenches by etching a dielectric layer to form a via or contact hole, a tub, and a trench in the dielectric layer; depositing conformal metal in the via or contact hole, the tub, and the trench, wherein the deposited conformal metal forms bottom and sidewall portions of a 3D bottom electrode of a metal-insulator-metal (MIM) capacitor in the tub, and wherein the deposited conformal metal forms a via or contact in the via or contact hole; removing conformal metal and at least a portion of the dielectric layer from a lip of the tub; depositing an insulator layer on the 3D bottom electrode to form an insulator layer of the MIM capacitor; and depositing a metal layer on the insulator layer to form a top electrode of the MIM capacitor.

Classes IPC  ?

  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées

16.

METHOD FOR FABRICATING A PATTERNED FD-SOI WAFER

      
Numéro d'application US2023079797
Numéro de publication 2024/107824
Statut Délivré - en vigueur
Date de dépôt 2023-11-15
Date de publication 2024-05-23
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Nagel, Steve
  • Chen, Bomy

Abrégé

Methods for preparing a donor silicon wafer by applying a SiGe layer on a silicon substrate wafer, depositing a silicon layer on the SiGe layer, etching the silicon layer to form an opening in the silicon layer, wet etching the SiGe layer through the opening in the silicon layer to partially remove SiGe material from the SiGe layer and preserve the silicon layer, depositing a buried oxide layer on the silicon layer, etching the buried oxide layer to form a body bias area, and depositing silicon in the body bias area; bonding a recipient handle wafer to the etched buried oxide layer of the donor silicon wafer to define a BOX; and wet etching the SiGe layer to release the donor silicon wafer from the recipient handle wafer.

Classes IPC  ?

  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/762 - Régions diélectriques

17.

METAL-INSULATOR-METAL (MIM) CAPACITORS WITH CURVED ELECTRODE

      
Numéro d'application US2023020648
Numéro de publication 2024/107241
Statut Délivré - en vigueur
Date de dépôt 2023-05-02
Date de publication 2024-05-23
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s) Leng, Yaojian

Abrégé

A method for making a metal-insulator-metal (MIM) capacitors by etching a dielectric layer to form a via or contact hole, a tub, and a trench in the dielectric layer; depositing conformal metal in the via or contact hole, the tub, and the trench, wherein deposited conformal metal forms a via or contact in the via or contact hole; depositing a bottom electrode metal in the tub to form a bottom electrode of a metal-to-metal (MIM) capacitor; removing bottom electrode metal from the bottom electrode to form a dish-shape upper surface; depositing an insulator material on the bottom electrode to form an insulator layer of the MIM capacitor; and depositing a top electrode metal on the insulator layer to form a top electrode of the MIM capacitor.

Classes IPC  ?

  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H10N 97/00 - Dispositifs électriques à l’état solide à film mince ou à film épais, non prévus ailleurs

18.

INDICATION OF QUALITY FOR RANDOM NUMBER GENERATION

      
Numéro d'application US2023066738
Numéro de publication 2024/102500
Statut Délivré - en vigueur
Date de dépôt 2023-05-08
Date de publication 2024-05-16
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Vergnes, Alain
  • Younes, Sebastien
  • Michel, Anthony

Abrégé

One or more examples relate to generation of quality indications for a randomly generated number or a random number generator more generally. An example apparatus may include a memory and a logic circuit. Such a memory is to receive and store a previous randomly generated number and a current randomly generated number. Such a logic circuit is to: determine a relationship between the previous randomly generated number and the current randomly generated number; and generate an indication of quality of the current randomly generated number at least partially responsive to the determined relationship between the previous randomly generated number and the current randomly generated number.

Classes IPC  ?

  • G06F 7/58 - Générateurs de nombres aléatoires ou pseudo-aléatoires

19.

ELECTRONIC PACKAGE INCLUDING IC DIES ARRANGED IN INVERTED RELATIVE ORIENTATIONS

      
Numéro d'application US2023036736
Numéro de publication 2024/097379
Statut Délivré - en vigueur
Date de dépôt 2023-11-03
Date de publication 2024-05-10
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Yach, Randy
  • Schimel, Paul

Abrégé

An electronic package includes a first integrated circuit (IC) die arranged in a first orientation, a second IC die arranged in a second orientation inverted relative to the first orientation, at least one upper conductive routing layer extending over the first IC die and second IC die, at least one lower conductive routing layer extending under the first IC die and second IC die, and a mold compound at least partially encapsulating the first IC die and the second IC die.

Classes IPC  ?

  • H01L 23/051 - Conteneurs; Scellements caractérisés par la forme le conteneur étant une structure creuse ayant une base conductrice qui sert de support et en même temps de connexion électrique pour le corps semi-conducteur une autre connexion étant constituée par le couvercle parallèle à la base, p.ex. du type "sandwich"
  • H01L 23/373 - Refroidissement facilité par l'emploi de matériaux particuliers pour le dispositif
  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
  • H01L 25/07 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des groupes principaux , ou dans une seule sous-classe de , , p.ex. circuit hybrides
  • H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,

20.

OWNER REVOCATION EMULATION CONTAINER

      
Numéro d'application US2023036839
Numéro de publication 2024/097428
Statut Délivré - en vigueur
Date de dépôt 2023-11-06
Date de publication 2024-05-10
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Marando, Eileen
  • Vaidyanathan, Subhashini

Abrégé

A device having a processor and a boot code, the processor may create a plurality of revocation emulation containers corresponding to a plurality of owners of the electronic device over time, wherein respective revocation emulation containers may comprise asset revocation information associated with respective owners of the electronic device. The processor may program the asset revocation information of the plurality of revocation emulation containers in a one-time-programmable manner. The processor may use the asset revocation information of the plurality of revocation emulation containers to determine whether to revoke use of respective assets of a plurality of assets associated with the plurality of owners of the electronic device over time. The processor may revoke the subsequent use of respective assets of the plurality of assets associated with the plurality of owners of the electronic device over time based on a determination the respective asset should be revoked.

Classes IPC  ?

  • G06F 21/57 - Certification ou préservation de plates-formes informatiques fiables, p.ex. démarrages ou arrêts sécurisés, suivis de version, contrôles de logiciel système, mises à jour sécurisées ou évaluation de vulnérabilité

21.

APPARATUS AND METHOD FOR PERTURBATION OF OPERATING POINT FOR PREVENTION OF WIRELESS POWER TRANSFER STALLING

      
Numéro d'application US2023036448
Numéro de publication 2024/097208
Statut Délivré - en vigueur
Date de dépôt 2023-10-31
Date de publication 2024-05-10
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s) Bhandarkar, Santosh

Abrégé

In one or more examples, an apparatus may comprise a wireless power transmitter. The apparatus may include transmitter circuitry including a transmit coil to inductively couple with a receive coil of a wireless power receiver. The apparatus may further include a controller to control the transmitter circuitry to generate a wireless power signal in the transmit coil; perform demodulation on a communication signal, modulated over the wireless power signal, in attempt to decode one or more packets from the wireless power receiver; and perturb an operating point of the transmitter circuitry responsive to identifying a failure in decoding the one or more packets.

Classes IPC  ?

  • H02J 50/10 - Circuits ou systèmes pour l'alimentation ou la distribution sans fil d'énergie électrique utilisant un couplage inductif
  • H02J 50/80 - Circuits ou systèmes pour l'alimentation ou la distribution sans fil d'énergie électrique mettant en œuvre l’échange de données, concernant l’alimentation ou la distribution d’énergie électrique, entre les dispositifs de transmission et les dispositifs de réception

22.

OWNER REVOCATION EMULATION CONTAINER

      
Numéro d'application 18386102
Statut En instance
Date de dépôt 2023-11-01
Date de la première publication 2024-05-09
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Marando, Eileen
  • Vaidyanathan, Subhashini

Abrégé

A device having a processor and a boot code, the processor may create a plurality of revocation emulation containers corresponding to a plurality of owners of the electronic device over time, wherein respective revocation emulation containers may comprise asset revocation information associated with respective owners of the electronic device. The processor may program the asset revocation information of the plurality of revocation emulation containers in a one-time-programmable manner. The processor may use the asset revocation information of the plurality of revocation emulation containers to determine whether to revoke use of respective assets of a plurality of assets associated with the plurality of owners of the electronic device over time. The processor may revoke the subsequent use of respective assets of the plurality of assets associated with the plurality of owners of the electronic device over time based on a determination the respective asset should be revoked.

Classes IPC  ?

  • G06F 21/57 - Certification ou préservation de plates-formes informatiques fiables, p.ex. démarrages ou arrêts sécurisés, suivis de version, contrôles de logiciel système, mises à jour sécurisées ou évaluation de vulnérabilité
  • G06F 21/60 - Protection de données
  • G06F 21/79 - Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur pour assurer la sécurité du stockage de données dans les supports de stockage à semi-conducteurs, p.ex. les mémoires adressables directement

23.

INDICATION OF QUALITY FOR RANDOM NUMBER GENERATION

      
Numéro d'application 18053458
Statut En instance
Date de dépôt 2022-11-08
Date de la première publication 2024-05-09
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Vergnes, Alain
  • Younes, Sebastien
  • Michel, Anthony

Abrégé

One or more examples relate to generation of quality indications for a randomly generated number or a random number generator more generally. An example apparatus may include a memory and a logic circuit. Such a memory is to receive and store a previous randomly generated number and a current randomly generated number. Such a logic circuit is to: determine a relationship between the previous randomly generated number and the current randomly generated number; and generate an indication of quality of the current randomly generated number at least partially responsive to the determined relationship between the previous randomly generated number and the current randomly generated number.

Classes IPC  ?

  • G06F 7/58 - Générateurs de nombres aléatoires ou pseudo-aléatoires

24.

ELECTRONIC PACKAGE INCLUDING IC DIES ARRANGED IN INVERTED RELATIVE ORIENTATIONS

      
Numéro d'application 18202356
Statut En instance
Date de dépôt 2023-05-26
Date de la première publication 2024-05-09
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Yach, Randy
  • Schimel, Paul

Abrégé

An electronic package includes a first integrated circuit (IC) die arranged in a first orientation, a second IC die arranged in a second orientation inverted relative to the first orientation, at least one upper conductive routing layer extending over the first IC die and second IC die, at least one lower conductive routing layer extending under the first IC die and second IC die, and a mold compound at least partially encapsulating the first IC die and the second IC die.

Classes IPC  ?

  • H01L 25/07 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 21/56 - Capsulations, p.ex. couches de capsulation, revêtements
  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

25.

APPARATUS AND METHOD FOR PERTURBATION OF OPERATING POINT FOR PREVENTION OF WIRELESS POWER TRANSFER STALLING

      
Numéro d'application 18498272
Statut En instance
Date de dépôt 2023-10-31
Date de la première publication 2024-05-02
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s) Bhandarkar, Santosh

Abrégé

In one or more examples, an apparatus may comprise a wireless power transmitter. The apparatus may include transmitter circuitry including a transmit coil to inductively couple with a receive coil of a wireless power receiver. The apparatus may further include a controller to control the transmitter circuitry to generate a wireless power signal in the transmit coil; perform demodulation on a communication signal, modulated over the wireless power signal, in attempt to decode one or more packets from the wireless power receiver; and perturb an operating point of the transmitter circuitry responsive to identifying a failure in decoding the one or more packets.

Classes IPC  ?

  • H02J 50/12 - Circuits ou systèmes pour l'alimentation ou la distribution sans fil d'énergie électrique utilisant un couplage inductif du type couplage à résonance
  • H02J 50/80 - Circuits ou systèmes pour l'alimentation ou la distribution sans fil d'énergie électrique mettant en œuvre l’échange de données, concernant l’alimentation ou la distribution d’énergie électrique, entre les dispositifs de transmission et les dispositifs de réception

26.

Markers for objects seen through a windscreen

      
Numéro d'application 18227503
Numéro de brevet 11971548
Statut Délivré - en vigueur
Date de dépôt 2023-07-28
Date de la première publication 2024-04-30
Date d'octroi 2024-04-30
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Radu, Cristina-Georgeta
  • Stoia, Valentin

Abrégé

A system having a camera to capture a scene image of a scene having an object as viewed from a perspective of an operator through a windscreen; a computer vision circuit to identify an object image corresponding to the object in the scene image captured by the camera; a marker generator circuit to generate a marker indicative of the identified object image and to determine a marker position in the operator's line of sight between the object and the operator; and a screen to display the generated marker in the marker position to appear associated with the identified object as viewed from the perspective of the operator through the windscreen. Also, methods for marking objects.

Classes IPC  ?

  • G02B 27/01 - Dispositifs d'affichage "tête haute"
  • B60K 35/23 - Dispositifs d'affichage "tête haute" [HUD] (aspects optiques des dispositifs d’affichage "tête haute" G02B 27/01)
  • B60K 35/28 - caractérisées par le type d’informations de sortie, p.ex. divertissement vidéo ou informations sur la dynamique du véhicule; caractérisées par la finalité des informations de sortie, p.ex. pour attirer l'attention du conducteur
  • B60K 35/50 - Instruments caractérisés par leurs moyens de fixation au véhicule ou d’intégration dans celui-ci (B60K 35/231 a priorité)

27.

COIL STRUCTURES FOR INDUCTIVE ANGULAR-POSITION SENSING

      
Numéro d'application 18490039
Statut En instance
Date de dépôt 2023-10-18
Date de la première publication 2024-04-25
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Shaga, Ganesh
  • Smith, Kevin Mark
  • Choi, Hwangsoo
  • Akkina, Surendra
  • Puttapudi, Sudhneer

Abrégé

An apparatus comprises a target to rotate about an axis; an excitation coil to carry an excitation signal; and a first sense coil to carry a sense signal induced by the excitation signal. The first sense coil comprises two or more lobes in one or more planes that are perpendicular to the axis. The two or more lobes comprise a first lobe at a first position relative to the axis and a second lobe at a second position relative to the axis. The second position is substantially the same radial distance from the axis as the first position is from the axis. The second position is at an angular distance of Θ from the first position, where Θ=180°±α/2, and α is a measurement range for angular-position sensing (e.g., α=60°) within a range of 50% to 150% of α.

Classes IPC  ?

  • G01B 7/30 - Dispositions pour la mesure caractérisées par l'utilisation de techniques électriques ou magnétiques pour tester l'alignement des axes
  • G01D 5/20 - Moyens mécaniques pour le transfert de la grandeur de sortie d'un organe sensible; Moyens pour convertir la grandeur de sortie d'un organe sensible en une autre variable, lorsque la forme ou la nature de l'organe sensible n'imposent pas un moyen de conversion déterminé; Transducteurs non spécialement adaptés à une variable particulière utilisant des moyens électriques ou magnétiques influençant la valeur d'un courant ou d'une tension en faisant varier l'inductance, p.ex. une armature mobile

28.

INTDRIVE

      
Numéro d'application 1786984
Statut Enregistrée
Date de dépôt 2024-01-25
Date d'enregistrement 2024-01-25
Propriétaire Microchip Technology Incorporated (USA)
Classes de Nice  ? 09 - Appareils et instruments scientifiques et électriques

Produits et services

Hybrid power drive (hpd) modules; integrated power semiconductor devices; gate drive boards; gate drivers.

29.

INTEGRATED CIRCUIT PACKAGE INCLUDING AN INTEGRATED SHUNT RESISTOR

      
Numéro d'application US2023035393
Numéro de publication 2024/086214
Statut Délivré - en vigueur
Date de dépôt 2023-10-18
Date de publication 2024-04-25
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s) Steele, Gerald

Abrégé

An integrated circuit (IC) package includes a partial leadframe including (a) a shunt resistor leadframe element including a pair of shunt resistor contacts and a shunt resistor conductively connected between the pair of shunt resistor contacts and (b) at least one external contact leadframe element separate from the shunt resistor leadframe element, the at least one external contact leadframe element allowing external contact to the IC package. The IC package also a mold encapsulation formed over the shunt resistor leadframe element, wherein the pair of shunt resistor contacts are externally contactable through the mold encapsulation.

Classes IPC  ?

30.

COIL STRUCTURES FOR INDUCTIVE ANGULAR-POSITION SENSING

      
Numéro d'application US2023077323
Numéro de publication 2024/086731
Statut Délivré - en vigueur
Date de dépôt 2023-10-19
Date de publication 2024-04-25
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Shaga, Ganesh
  • Smith, Kevin Mark
  • Choi, Hwangsoo
  • Akkina, Surendra
  • Puttapudi, Sudheer

Abrégé

An apparatus comprises a target to rotate about an axis; an excitation coil to carry an excitation signal; and a first sense coil to carry a sense signal induced by the excitation signal. The first sense coil comprises two or more lobes in one or more planes that are perpendicular to the axis. The two or more lobes comprise a first lobe at a first position relative to the axis and a second lobe at a second position relative to the axis. The second position is substantially the same radial distance from the axis as the first position is from the axis. The second position is at an angular distance of Θ from the first position, where Θ = 180° ± α / 2, and α is a measurement range for angular-position sensing (e.g., α = 60°) within a range of 50% to 150% of α.

Classes IPC  ?

  • G01D 5/20 - Moyens mécaniques pour le transfert de la grandeur de sortie d'un organe sensible; Moyens pour convertir la grandeur de sortie d'un organe sensible en une autre variable, lorsque la forme ou la nature de l'organe sensible n'imposent pas un moyen de conversion déterminé; Transducteurs non spécialement adaptés à une variable particulière utilisant des moyens électriques ou magnétiques influençant la valeur d'un courant ou d'une tension en faisant varier l'inductance, p.ex. une armature mobile

31.

INTEGRATED CIRCUIT PACKAGE INCLUDING AN NTEGRATED SHUNT RESISTOR

      
Numéro d'application 18143414
Statut En instance
Date de dépôt 2023-05-04
Date de la première publication 2024-04-18
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s) Steele, Gerald

Abrégé

An integrated circuit (IC) package includes a partial leadframe including (a) a shunt resistor leadframe element including a pair of shunt resistor contacts and a shunt resistor conductively connected between the pair of shunt resistor contacts and (b) at least one external contact leadframe element separate from the shunt resistor leadframe element, the at least one external contact leadframe element allowing external contact to the IC package. The IC package also a mold encapsulation formed over the shunt resistor leadframe element, wherein the pair of shunt resistor contacts are externally contactable through the mold encapsulation.

Classes IPC  ?

  • G01R 1/20 - Modifications des éléments électriques fondamentaux en vue de leur utilisation dans des appareils de mesures électriques; Combinaisons structurelles de ces éléments avec ces appareils
  • G01R 1/04 - Boîtiers; Organes de support; Agencements des bornes
  • G01R 1/30 - Combinaison structurelle d'appareils de mesures électriques avec des circuits électroniques fondamentaux, p.ex. avec amplificateur
  • G01R 19/32 - Compensation des variations de température

32.

ADAPTIVE BIAS DECODER FOR NON-VOLATILE MEMORY SYSTEM

      
Numéro d'application 18536147
Statut En instance
Date de dépôt 2023-12-11
Date de la première publication 2024-04-18
Propriétaire Silicon Storage Technology, Inc. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Vu, Thuan
  • Hong, Stanley
  • Trinh, Stephen
  • Ly, Anh
  • Do, Nhan
  • Reiten, Mark

Abrégé

In one example, a non-volatile memory system, comprises an array of non-volatile memory cells arranged in rows and columns, each non-volatile memory cell comprising a source and a drain; a plurality of bit lines, each of the plurality of bit lines coupled to the drain or each non-volatile memory cell in a column of non-volatile memory cells; a source line coupled to the source of each non-volatile memory cell; and an adaptive bias decoder for providing a voltage to an erase gate line of the array during an operation, wherein the adaptive bias decoder adjusts the voltage provided to the erase gate line in response to changes in a voltage of the source line.

Classes IPC  ?

  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 11/54 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments simulateurs de cellules biologiques, p.ex. neurone
  • G11C 16/24 - Circuits de commande de lignes de bits

33.

INTELLIGENT SYSTEM TO IDENTIFY ACTIVITY IN A RECEPTICAL

      
Numéro d'application US2023016356
Numéro de publication 2024/081037
Statut Délivré - en vigueur
Date de dépôt 2023-03-27
Date de publication 2024-04-18
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Villand, Emmanuel
  • Plantier, Jeremy

Abrégé

A device comprising: a repository for an item, the repository having an item intake; a sensor that generates a signal corresponding to characteristics of an item in the repository; an artificial intelligence circuit that receives from the sensor the signal corresponding to characteristics of an item in the repository and that transmits an indicator signal indicative of the item in the repository; and an indicator that receives from the artificial intelligence circuit the indicator signal and that indicates the item in the repository based on the indicator signal.

Classes IPC  ?

  • G06Q 10/08 - Logistique, p.ex. entreposage, chargement ou distribution; Gestion d’inventaires ou de stocks
  • G06Q 10/087 - Gestion d’inventaires ou de stocks, p.ex. exécution des commandes, approvisionnement ou régularisation par rapport aux commandes
  • G06Q 10/0875 - Gestion d’inventaires ou de stocks, p.ex. exécution des commandes, approvisionnement ou régularisation par rapport aux commandes Énumération ou classification des pièces, des fournitures ou des services, p.ex. nomenclatures

34.

APPARATUS AND METHOD FOR PROCESSING RECEIVE DATA IN A RECEIVE DATA PATH INCLUDING PARALLEL FEC DECODING

      
Numéro d'application 18481359
Statut En instance
Date de dépôt 2023-10-05
Date de la première publication 2024-04-11
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s) Akkem, Sailaja

Abrégé

An apparatus comprises a data width converter and a forward error correction (FEC) decoder. The data width converter includes an input to receive an input data stream having an input bit width, a first output to produce a first output data stream having a first output bit width, and a second output to produce a second output data stream having at least a second output bit width. The FEC decoder includes an input to receive the second output data stream having the at least second output bit width. The FEC decoder includes an error correction output to produce one or more error correction values at least partially based on one or more FEC code words in the second output data stream. The one or more error correction values are for correction of one or more symbols, one or more partial symbols, or both, in the first output data stream having the first output bit width. In one or more examples, the data width converter is in a receive data path, and at least a portion of the FEC decoder is in parallel with the receive data path.

Classes IPC  ?

  • H03M 13/11 - Détection d'erreurs ou correction d'erreurs transmises par redondance dans la représentation des données, c.à d. mots de code contenant plus de chiffres que les mots source utilisant un codage par blocs, c.à d. un nombre prédéterminé de bits de contrôle ajouté à un nombre prédéterminé de bits d'information utilisant plusieurs bits de parité
  • H03M 13/00 - Codage, décodage ou conversion de code pour détecter ou corriger des erreurs; Hypothèses de base sur la théorie du codage; Limites de codage; Méthodes d'évaluation de la probabilité d'erreur; Modèles de canaux; Simulation ou test des codes

35.

APPARATUS AND METHOD FOR PROCESSING TRANSMIT DATA IN A TRANSMIT DATA PATH INCLUDING PARALLEL FEC ENCODING AND DATA WIDTH CONVERSION

      
Numéro d'application US2023076129
Numéro de publication 2024/077168
Statut Délivré - en vigueur
Date de dépôt 2023-10-05
Date de publication 2024-04-11
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s) Akkem, Sailaja

Abrégé

An apparatus comprises a data width converter and a forward error correction (FEC) encoder. The data width converter includes an input to receive an input data stream at an input bit width, a first output to produce a first output data stream at a first output bit width, and a second output to produce a second output data stream at a second output bit width. The FEC encoder includes an input to receive the second output data stream at the second output bit width. The FEC encoder includes an output to produce parity bits at least partially based on multiple received symbols of the second output data stream having the second output bit width. The parity7 bits for insertion in the first output data stream having the first output bit width. In one or more examples, the data width converter is in a transmit data path, and the FEC encoder is in parallel with the transmit data path.

Classes IPC  ?

  • H04L 1/00 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue
  • H04J 3/06 - Dispositions de synchronisation

36.

APPARATUS AND METHOD FOR PROCESSING RECEIVE DATA IN A RECEIVE DATA PATH INCLUDING PARALLEL FEC DECODING

      
Numéro d'application US2023076137
Numéro de publication 2024/077173
Statut Délivré - en vigueur
Date de dépôt 2023-10-05
Date de publication 2024-04-11
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s) Akkem, Sailaja

Abrégé

An apparatus comprises a data width converter and a forward error correction (FEC) decoder. The data width converter includes an input to receive an input data stream having an input bit width, a first output to produce a first output data stream having a first output bit width, and a second output to produce a second output data stream having at least a second output bit width. The FEC decoder includes an input to receive the second output data stream having the at least second output bit width. The FEC decoder includes an error correction output to produce one or more error correction values at least partially based on one or more FEC code words in the second output data stream. The one or more error correction values are for correction of one or more symbols, one or more partial symbols, or both, in the first output data stream having the first output bit width. In one or more examples, the data width converter is in a receive data path, and at least a portion of the FEC decoder is in parallel with the receive data path.

Classes IPC  ?

  • H04L 1/00 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue

37.

Authentication and Identification of Products

      
Numéro d'application 18377357
Statut En instance
Date de dépôt 2023-10-06
Date de la première publication 2024-04-11
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s) Hammill, Brian

Abrégé

An apparatus comprising: a pin to connect to a resistor and a power source; a measurement circuit to measure a voltage at the pin; a circuit to determine a mapped identification value of the apparatus based upon the voltage at the pin, the mapped identification value coding the apparatus as an instance of a product from a set of products; and an authentication circuit. The authentication circuit: calculates an authentication code using the mapped identification value; and provides the authentication code to an authentication host upon request from the authentication host.

Classes IPC  ?

  • G06Q 30/018 - Certification d’entreprises ou de produits
  • H04L 9/32 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité comprenant des moyens pour vérifier l'identité ou l'autorisation d'un utilisateur du système

38.

APPARATUS AND METHOD FOR PROCESSING TRANSMIT DATA IN A TRANSMIT DATA PATH INCLUDING PARALLEL FEC ENCODING

      
Numéro d'application 18481340
Statut En instance
Date de dépôt 2023-10-05
Date de la première publication 2024-04-11
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s) Akkem, Sailaja

Abrégé

An apparatus comprises a data width converter and a forward error correction (FEC) encoder. The data width converter includes an input to receive an input data stream at an input bit width, a first output to produce a first output data stream at a first output bit width, and a second output to produce a second output data stream at a second output bit width. The FEC encoder includes an input to receive the second output data stream at the second output bit width. The FEC encoder includes an output to produce parity bits at least partially based on multiple received symbols of the second output data stream having the second output bit width. The parity bits for insertion in the first output data stream having the first output bit width. In one or more examples, the data width converter is in a transmit data path, and the FEC encoder is in parallel with the transmit data path.

Classes IPC  ?

  • H03M 13/29 - Codage, décodage ou conversion de code pour détecter ou corriger des erreurs; Hypothèses de base sur la théorie du codage; Limites de codage; Méthodes d'évaluation de la probabilité d'erreur; Modèles de canaux; Simulation ou test des codes combinant plusieurs codes ou structures de codes, p.ex. codes de produits, codes de produits généralisés, codes concaténés, codes interne et externe
  • H03M 13/00 - Codage, décodage ou conversion de code pour détecter ou corriger des erreurs; Hypothèses de base sur la théorie du codage; Limites de codage; Méthodes d'évaluation de la probabilité d'erreur; Modèles de canaux; Simulation ou test des codes

39.

ARTIFICIAL INTELLIGENCE SYSTEM TO IDENTIFY ACTIVITY IN A RECEPTICAL

      
Numéro d'application 18095777
Statut En instance
Date de dépôt 2023-01-11
Date de la première publication 2024-04-11
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Villand, Emmanuel
  • Plantier, Jeremy

Abrégé

A device comprising: a repository for an item, the repository having an item intake; a sensor that generates a signal corresponding to characteristics of an item in the repository; an artificial intelligence circuit that receives from the sensor the signal corresponding to characteristics of an item in the repository and that transmits an indicator signal indicative of the item in the repository; and an indicator that receives from the artificial intelligence circuit the indicator signal and that indicates the item in the repository based on the indicator signal.

Classes IPC  ?

  • B65G 1/137 - Dispositifs d'emmagasinage mécaniques avec des aménagements ou des moyens de commande automatique pour choisir les objets qui doivent être enlevés

40.

Programming of a Selected Non-volatile Memory Cell by Changing Programming Pulse Characteristics

      
Numéro d'application 18530832
Statut En instance
Date de dépôt 2023-12-06
Date de la première publication 2024-04-11
Propriétaire Silicon Storage Technology, Inc. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Lemke, Steven
  • Do, Nhan
  • Reiten, Mark

Abrégé

In one example, a method comprises applying a first programming pulse to a terminal of a selected non-volatile memory cell; and applying a second programming pulse to the terminal of the selected non-volatile memory cell, wherein a magnitude of a voltage the second programming pulse is equal to or lower than a magnitude of a voltage of the first programming pulse; wherein the selected non-volatile memory cell is programmed to a target value by the first programming pulse and the second programming pulse.

Classes IPC  ?

  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G06F 17/16 - Calcul de matrice ou de vecteur
  • G06N 3/0442 - Réseaux récurrents, p.ex. réseaux de Hopfield caractérisés par la présence de mémoire ou de portes, p.ex. mémoire longue à court terme [LSTM] ou unités récurrentes à porte [GRU]
  • G06N 3/063 - Réalisation physique, c. à d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
  • G11C 11/54 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments simulateurs de cellules biologiques, p.ex. neurone

41.

VOLTAGE GENERATOR FOR ANALOG NEURAL MEMORY ARRAY

      
Numéro d'application 18538951
Statut En instance
Date de dépôt 2023-12-13
Date de la première publication 2024-04-11
Propriétaire Silicon Stroage Technology, Inc. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Vu, Thuan
  • Hong, Stanley
  • Trinh, Stephen
  • Lemke, Steven
  • Schneider, Louisa
  • Do, Nhan

Abrégé

In one example, a system comprises an analog neural memory array comprising a plurality of non-volatile memory cells arranged into rows and columns; and a voltage generator to provide a voltage to one or more rows of the analog neural memory array, the voltage generator comprising a voltage ladder to generate a plurality of voltages according to a logarithmic formula.

Classes IPC  ?

  • G06N 3/063 - Réalisation physique, c. à d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques

42.

AUTHENTICATION AND IDENTIFICATION OF PRODUCTS

      
Numéro d'application US2023034653
Numéro de publication 2024/076739
Statut Délivré - en vigueur
Date de dépôt 2023-10-06
Date de publication 2024-04-11
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s) Hammill, Brian

Abrégé

An apparatus comprising: a pin to connect to a resistor and a power source; a measurement circuit to measure a voltage at the pin; a circuit to determine a mapped identification value of the apparatus based upon the voltage at the pin, the mapped identification value coding the apparatus as an instance of a product from a set of products; and an authentication circuit. The authentication circuit: calculates an authentication code using the mapped identification value; and provides the authentication code to an authentication host upon request from the authentication host.

Classes IPC  ?

  • G06F 21/44 - Authentification de programme ou de dispositif
  • G06F 21/73 - Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur pour assurer la sécurité du calcul ou du traitement de l’information par création ou détermination de l’identification de la machine, p.ex. numéros de série

43.

ADAPTIVE BIAS DECODER FOR NON-VOLATILE MEMORY SYSTEM

      
Numéro d'application 18536186
Statut En instance
Date de dépôt 2023-12-11
Date de la première publication 2024-04-04
Propriétaire Silicon Storage Technology, Inc. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Vu, Thuan
  • Hong, Stanley
  • Trinh, Stephen
  • Ly, Anh
  • Do, Nhan
  • Reiten, Mark

Abrégé

In one example, a non-volatile memory system, comprises an array of non-volatile memory cells arranged in rows and columns, each non-volatile memory cell comprising a source and a drain; a plurality of bit lines, each of the plurality of bit lines coupled to the drain or each non-volatile memory cell in a column of non-volatile memory cells; a source line coupled to the source of each non-volatile memory cell; and an adaptive bias decoder for providing a voltage to the source line of the array during operation.

Classes IPC  ?

  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 11/54 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments simulateurs de cellules biologiques, p.ex. neurone
  • G11C 16/24 - Circuits de commande de lignes de bits

44.

Multiple Row Programming Operation In Artificial Neural Network Array

      
Numéro d'application 18076129
Statut En instance
Date de dépôt 2022-12-06
Date de la première publication 2024-04-04
Propriétaire Silicon Storage Technology, Inc. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Trinh, Stephen
  • Hong, Stanley
  • Vu, Thuan
  • Ly, Anh
  • Luo, Fan

Abrégé

Numerous examples are disclosed of programming multiple rows in an array in an artificial neural network as part of a single programming operation. In one example, a method comprises ramping up an output of a high voltage generator to a first voltage level; while maintaining the output of the high voltage generator at the first voltage level, programming a plurality of words of K rows of memory cells in an array of memory cells using the output of the high voltage generator, where K>1; and after the programming, ramping down the output of the high voltage generator to a second voltage level.

Classes IPC  ?

  • G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p.ex. de tension, de courant, de phase, de fréquence
  • G06N 3/04 - Architecture, p.ex. topologie d'interconnexion
  • G11C 16/10 - Circuits de programmation ou d'entrée de données

45.

OUTPUT CIRCUIT FOR ARTIFICIAL NEURAL NETWORK ARRAY

      
Numéro d'application 18077993
Statut En instance
Date de dépôt 2022-12-08
Date de la première publication 2024-04-04
Propriétaire Silicon Storage Technology, Inc. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Trinh, Stephen
  • Hong, Stanley
  • Vu, Thuan
  • Le, Nghia
  • Pham, Hien

Abrégé

Numerous examples are disclosed of output circuitry and associated methods in an artificial neural network. In one example, a system comprises an array of non-volatile memory cells arranged into rows and columns, an output block to convert current from columns of the array into a first digital output during a first time period and a second digital output during a second time period, a first output register to store the first digital output during the first time period and to output the stored first digital output during the second time period, and a second output register to store the second digital output during the second time period and to output the stored second digital output during a third time period.

Classes IPC  ?

  • G06N 3/063 - Réalisation physique, c. à d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
  • G06F 5/01 - Procédés ou dispositions pour la conversion de données, sans modification de l'ordre ou du contenu des données maniées pour le décalage, p.ex. la justification, le changement d'échelle, la normalisation
  • G06F 7/501 - Semi-additionneurs ou additionneurs complets, c. à d. cellules élémentaires d'addition pour une position

46.

ADAPTIVE BIAS DECODER FOR NON-VOLATILE MEMORY SYSTEM

      
Numéro d'application 18536123
Statut En instance
Date de dépôt 2023-12-11
Date de la première publication 2024-03-28
Propriétaire Silicon Storage Technology, Inc. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Vu, Thuan
  • Hong, Stanley
  • Trinh, Stephen
  • Ly, Anh
  • Do, Nhan
  • Reiten, Mark

Abrégé

In one example, a non-volatile memory system comprises an array of non-volatile memory cells arranged in rows and columns, each non-volatile memory cell comprising a source and a drain; a plurality of bit lines, each of the plurality of bit lines coupled to the drain of each non-volatile memory cell in a column of non-volatile memory cells; a source line coupled to the source of each non-volatile memory cell; and an adaptive bias decoder for providing a voltage to a word line of the array during an operation, wherein the adaptive bias decoder adjusts the voltage provided to the word line in response to changes in a voltage of the source line.

Classes IPC  ?

  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 11/54 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments simulateurs de cellules biologiques, p.ex. neurone
  • G11C 16/24 - Circuits de commande de lignes de bits

47.

INPUT CIRCUIT FOR ARTIFICIAL NEURAL NETWORK ARRAY

      
Numéro d'application 18077686
Statut En instance
Date de dépôt 2022-12-08
Date de la première publication 2024-03-28
Propriétaire Silicon Storage Technology, Inc. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Trinh, Stephen
  • Hong, Stanley
  • Vu, Thuan
  • Le, Nghia
  • Pham, Hien

Abrégé

Numerous examples are disclosed of input circuitry and associated methods in an artificial neural network. In one example, a system comprises a plurality of address decoders to receive an address and output a plurality of row enabling signals in response to the address; a first plurality of registers to store, sequentially, activation data in response to the plurality of row enabling signals; and a second plurality of registers to store, in parallel, activation data received from the first plurality of registers.

Classes IPC  ?

48.

SELECTIVELY ENCODING OR DECODING PIXELS OF AN IMAGE VIA RUN-LENGTH ENCODING OR DECODING OR GRADIENT ENCODING OR DECODING

      
Numéro d'application US2023074694
Numéro de publication 2024/064755
Statut Délivré - en vigueur
Date de dépôt 2023-09-20
Date de publication 2024-03-28
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Kummermehr, Thorsten
  • Huber, Jan
  • Miller, Martin

Abrégé

One or more examples relate to selectively line-based encoding pixels of an image via run-length encoding or gradient encoding. A method includes, for at least a portion of an image, determining a highest number of: a number of pixels in a run compressible via run-length encoding, and a number of pixels in a run compressible via gradient encoding; and selectively encoding at least some pixels of an image via the one of run-length encoding or gradient encoding corresponding to the determined highest number.

Classes IPC  ?

  • H04N 19/11 - Sélection du mode de codage ou du mode de prédiction parmi plusieurs modes de codage prédictif spatial
  • G06T 9/00 - Codage d'image
  • H04N 19/146 - Débit ou quantité de données codées à la sortie du codeur
  • H04N 19/182 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant un pixel
  • H04N 19/593 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage prédictif mettant en œuvre des techniques de prédiction spatiale
  • H04N 19/93 - Codage par longueur de plage

49.

INPUT CIRCUIT FOR ARTIFICIAL NEURAL NETWORK ARRAY

      
Numéro d'application US2022053133
Numéro de publication 2024/063793
Statut Délivré - en vigueur
Date de dépôt 2022-12-16
Date de publication 2024-03-28
Propriétaire SILICON STORAGE TECHNOLOGY, INC. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Vu, Thuan
  • Trinh, Stephen
  • Hong, Stanley
  • Le, Nghia
  • Pham, Hien

Abrégé

Numerous examples are disclosed of input circuitry and associated methods in an artificial neural network. In one example, a system comprises a plurality of address decoders to receive an address and output a plurality of row enabling signals in response to the address; a first plurality of registers to store, sequentially, activation data in response to the plurality of row enabling signals; and a second plurality of registers to store, in parallel, activation data received from the first plurality of registers.

Classes IPC  ?

  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/32 - Circuits de synchronisation
  • G11C 8/18 - Circuits de synchronisation ou d'horloge; Génération ou gestion de signaux de commande d'adresse, p.ex. pour des signaux d'échantillonnage d'adresse de ligne [RAS] ou d'échantillonnage d'adresse de colonne [CAS]
  • G11C 8/06 - Dispositions d'interface d'adresses, p.ex. mémoires tampon d'adresses
  • G11C 8/08 - Circuits de commande de lignes de mots, p.ex. circuits d'attaque, de puissance, de tirage vers le haut, d'abaissement, circuits de précharge, pour lignes de mots
  • G11C 8/04 - Dispositions pour sélectionner une adresse dans une mémoire numérique utilisant un dispositif d'adressage séquentiel, p.ex. registre à décalage, compteur
  • G06N 3/063 - Réalisation physique, c. à d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
  • G11C 11/54 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments simulateurs de cellules biologiques, p.ex. neurone
  • G11C 7/10 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S

50.

MULTIPLE ROW PROGRAMMING OPERATION IN ARTIFICIAL NEURAL NETWORK ARRAY

      
Numéro d'application US2022053242
Numéro de publication 2024/063794
Statut Délivré - en vigueur
Date de dépôt 2022-12-16
Date de publication 2024-03-28
Propriétaire SILICON STORAGE TECHNOLOGY, INC. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Vu, Thuan
  • Trinh, Stephen
  • Hong, Stanley
  • Ly, Anh
  • Luo, Fan

Abrégé

Numerous examples are disclosed of programming multiple rows in an array in an artificial neural network as part of a single programming operation. In one example, a method comprises ramping up an output of a high voltage generator to a first voltage level; while maintaining the output of the high voltage generator at the first voltage level, programming a plurality of words of K rows of memory cells in an array of memory cells using the output of the high voltage generator, where K > 1; and after the programming, ramping down the output of the high voltage generator to a second voltage level.

Classes IPC  ?

  • G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/30 - Circuits d'alimentation
  • G11C 16/32 - Circuits de synchronisation
  • G11C 11/54 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments simulateurs de cellules biologiques, p.ex. neurone
  • G11C 5/14 - Dispositions pour l'alimentation
  • G06N 3/063 - Réalisation physique, c. à d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention

51.

OUTPUT CIRCUIT FOR ARTIFICIAL NEURAL NETWORK ARRAY

      
Numéro d'application US2022053249
Numéro de publication 2024/063795
Statut Délivré - en vigueur
Date de dépôt 2022-12-16
Date de publication 2024-03-28
Propriétaire SILICON STORAGE TECHNOLOGY, INC. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Trinh, Stephen
  • Hong, Stanley
  • Vu, Thuan
  • Le, Nghia
  • Pham, Hien

Abrégé

Numerous examples are disclosed of output circuitry and associated methods in an artificial neural network. In one example, a system comprises an array of non-volatile memory cells arranged into rows and columns, an output block to convert current from columns of the array into a first digital output during a first time period and a second digital output during a second time period, a first output register to store the first digital output during the first time period and to output the stored first digital output during the second time period, and a second output register to store the second digital output during the second time period and to output the stored second digital output during a third time period.

Classes IPC  ?

  • G06N 3/063 - Réalisation physique, c. à d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
  • G06N 3/0464 - Réseaux convolutifs [CNN, ConvNet]
  • G06N 3/0442 - Réseaux récurrents, p.ex. réseaux de Hopfield caractérisés par la présence de mémoire ou de portes, p.ex. mémoire longue à court terme [LSTM] ou unités récurrentes à porte [GRU]
  • G06N 3/048 - Fonctions d’activation

52.

MODULATING POWER CONSUMPTION FROM A POWER SOURCE THAT SUPPLIES A DATA-DEPENDENT POWER CONSUMER

      
Numéro d'application 18473081
Statut En instance
Date de dépôt 2023-09-22
Date de la première publication 2024-03-28
Propriétaire Microchip Technology Incorporated (Azerbaïdjan)
Inventeur(s)
  • Leung, Herman Hok Man
  • Zavari, Rod
  • Acimovic, Predrag

Abrégé

A method may include setting a data pattern status signal to indicate a data pattern status of a data pattern to be received by a data-dependent power consumer; and modulating power consumption from a power source that provides the data-dependent power consumer at least partially based on the set data pattern status signal.

Classes IPC  ?

  • H04L 7/04 - Commande de vitesse ou de phase au moyen de signaux de synchronisation
  • H04L 7/033 - Commande de vitesse ou de phase au moyen des signaux de code reçus, les signaux ne contenant aucune information de synchronisation particulière en utilisant les transitions du signal reçu pour commander la phase de moyens générateurs du signal de synchronisation, p.ex. en utilisant une boucle verrouillée en phase
  • H04L 25/49 - Circuits d'émission; Circuits de réception à au moins trois niveaux d'amplitude

53.

VERIFICATION METHOD AND SYSTEM IN ARTIFICIAL NEURAL NETWORK ARRAY

      
Numéro d'application 18080545
Statut En instance
Date de dépôt 2022-12-13
Date de la première publication 2024-03-28
Propriétaire Silicon Storage Technology, Inc. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Trinh, Stephen
  • Hong, Stanley
  • Vu, Thuan
  • Nguyen, Duc
  • Pham, Hien Ho

Abrégé

Numerous examples are disclosed of verification circuitry and associated methods in an artificial neural network. In one example, a system comprises a vector-by-matrix multiplication array comprising a plurality of non-volatile memory cells arranged in rows and columns, the non-volatile memory cells respectively capable of storing one of N possible levels corresponding to one of N possible currents, and a plurality of output blocks to receive current from respective columns of the vector-by-matrix multiplication array and generate voltages during a verify operation of the vector-by-matrix multiplication and generate digital outputs during a read operation of the vector-by-matrix multiplication.

Classes IPC  ?

  • G06F 17/16 - Calcul de matrice ou de vecteur
  • G06N 3/063 - Réalisation physique, c. à d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques

54.

MODULATING POWER CONSUMPTION FROM A POWER SOURCE THAT SUPPLIES A DATA-DEPENDENT POWER CONSUMER

      
Numéro d'application US2023074943
Numéro de publication 2024/064920
Statut Délivré - en vigueur
Date de dépôt 2023-09-22
Date de publication 2024-03-28
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Leung, Herman Hok Man
  • Zavari, Rod
  • Acimovic, Predrag

Abrégé

A method may include setting a data pattern status signal to indicate a data pattern status of a data pattern to be received by a data-dependent power consumer; and modulating power consumption from a power source that provides the data-dependent power consumer at least partially based on the set data pattern status signal.

Classes IPC  ?

  • G06F 1/3203 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements
  • G06F 1/3206 - Surveillance d’événements, de dispositifs ou de paramètres initiant un changement de mode d’alimentation
  • G06F 1/3215 - Surveillance de dispositifs périphériques
  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise
  • G06F 1/3296 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par diminution de la tension d’alimentation ou de la tension de fonctionnement
  • G06F 1/30 - Moyens pour agir en cas de panne ou d'interruption d'alimentation

55.

VERIFICATION METHOD AND SYSTEM IN ARTIFICIAL NEURAL NETWORK ARRAY

      
Numéro d'application US2022053084
Numéro de publication 2024/063792
Statut Délivré - en vigueur
Date de dépôt 2022-12-15
Date de publication 2024-03-28
Propriétaire SILICON STORAGE TECHNOLOGY, INC. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Trinh, Stephen
  • Hong, Stanley
  • Vu, Thuan
  • Nguyen, Duc
  • Pham, Hien

Abrégé

of the vector-by-matrix multiplication and generate digital outputs during a read operation of the vector-by-matrix multiplication.

Classes IPC  ?

  • G06N 3/065 - Moyens analogiques
  • G06N 3/063 - Réalisation physique, c. à d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
  • G11C 11/54 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments simulateurs de cellules biologiques, p.ex. neurone

56.

SCALABLE COMMON VIEW TIME TRANSFER AND RELATED APPARATUSES AND METHODS

      
Numéro d'application 18511689
Statut En instance
Date de dépôt 2023-11-16
Date de la première publication 2024-03-21
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s) Zampetti, George

Abrégé

Common view time transfer and related apparatuses and methods are disclosed. An apparatus includes a receiver oscillator to provide a local clock signal and one or more processors. The one or more processors are to perform, at least partially based on the local clock signal, event time tagging pre-processing at least partially responsive to satellite signals received from one or more satellites to generate a decimated precision correction state estimate; determine, per satellite signal pseudo range residuals; determine a navigation engine clock state; perform a precision clock state pre-processing operation at least partially responsive to the navigation engine clock state and the decimated precision correction state estimate to generate a precision navigation clock state; and generate a common view real time report at least partially responsive to the per satellite signal pseudo range residuals and the precision navigation clock state.

Classes IPC  ?

  • G01S 19/25 - Acquisition ou poursuite des signaux émis par le système faisant intervenir des données d'assistance reçues en provenance d'un élément coopérant, p.ex. un GPS assisté
  • G01S 19/23 - Test, contrôle, correction ou étalonnage d'un élément récepteur
  • G01S 19/39 - Détermination d'une solution de navigation au moyen des signaux émis par un système de positionnement satellitaire à radiophares le système de positionnement satellitaire à radiophares transmettant des messages horodatés, p.ex. GPS [Système de positionnement global], GLONASS [Système mondial de satellites de navigation] ou GALILEO

57.

NEURAL NETWORK DEVICE

      
Numéro d'application 18520500
Statut En instance
Date de dépôt 2023-11-27
Date de la première publication 2024-03-21
Propriétaire Silicon Storage Technology, Inc. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Hong, Stanley
  • Ly, Anh
  • Vu, Thuan
  • Pham, Hien
  • Nguyen, Kha
  • Tran, Han

Abrégé

In one example, a neural network device comprises a first plurality of synapses configured to receive a first plurality of inputs and to generate therefrom a first plurality of outputs, wherein the first plurality of synapses comprises a plurality of memory cells, each of the plurality of memory cells configured to store a weight value corresponding to a number of electrons on its floating gate and the plurality of memory cells are configured to generate the first plurality of outputs based upon the first plurality of inputs and the stored weight values.

Classes IPC  ?

58.

INTEGRATED RESISTOR

      
Numéro d'application US2023015076
Numéro de publication 2024/058818
Statut Délivré - en vigueur
Date de dépôt 2023-03-13
Date de publication 2024-03-21
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s) Leng, Yaojian

Abrégé

An integrated resistor includes a resistor tub, a resistive element, and a dielectric liner. The resistor tub is formed from a conformal metal, and includes a laterally-extending tub base and vertically-extending tub sidewalls extending upwardly from the laterally-extending tub base, wherein the laterally-extending tub base and vertically-extending tub sidewalls define in a resistor tub interior opening. The dielectric liner is formed in the resistor tub interior opening. The resistive element is formed over the dielectric liner in the resistor tub interior opening, and includes a pair of resistor heads connected by a laterally-extending resistor body. The dielectric liner electrically insulates the resistive element from the resistor tub.

Classes IPC  ?

  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
  • H10N 97/00 - Dispositifs électriques à l’état solide à film mince ou à film épais, non prévus ailleurs

59.

DETERMINING A LOCKED STATUS OF A CLOCK TRACKING CIRCUIT

      
Numéro d'application US2023074003
Numéro de publication 2024/059586
Statut Délivré - en vigueur
Date de dépôt 2023-09-12
Date de publication 2024-03-21
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Roberts, William
  • El-Halwagy, Waleed
  • Fouzar, Youcef
  • Kshonze, Kristopher

Abrégé

An example apparatus includes a phase detector, a digital discriminator, and a logic circuit. A status signal of the phase detector is at least partially based on a phase relationship between a reference clock and a feedback clock, the feedback clock generated by a clock tracking circuit to track the reference clock. The digital discriminator may sample the status signal of the phase detector. The logic circuit may determine a locked status of the clock tracking circuit at least partially based on samples of the status signal of the phase detector.

Classes IPC  ?

  • H03L 7/087 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence y compris le filtrage ou l'amplification de son signal de sortie utilisant au moins deux détecteurs de phase ou un détecteur de fréquence et de phase dans la boucle
  • H03L 7/091 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence y compris le filtrage ou l'amplification de son signal de sortie le détecteur de phase ou de fréquence utilisant un dispositif d'échantillonnage
  • H03L 7/095 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence y compris le filtrage ou l'amplification de son signal de sortie utilisant un détecteur de verrouillage
  • H03L 7/089 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence y compris le filtrage ou l'amplification de son signal de sortie le détecteur de phase ou de fréquence engendrant des impulsions d'augmentation ou de diminution

60.

WORD LINE DRIVER FOR VECTOR-BY-MATRIX MULTIPLICATION ARRAY

      
Numéro d'application 18520277
Statut En instance
Date de dépôt 2023-11-27
Date de la première publication 2024-03-21
Propriétaire Silicon Storage Technology, inc. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Hong, Stanley
  • Ly, Ahn
  • Vu, Thuan
  • Pham, Hien
  • Nguyen, Kha
  • Tran, Han

Abrégé

In one example, a system comprises a vector-by-matrix multiplication array comprising non-volatile memory cells organized into rows and columns; a plurality of word lines coupled respectively to rows of the vector-by-matrix multiplication array; and a word line driver coupled to the plurality of word lines, the word line driver comprising a plurality of select transistors coupled to a common control line and the plurality of word lines, and a plurality of bias transistors coupled to the plurality of select transistors and capable of providing a bias voltage to a single select transistor in the plurality of select transistors or to all of plurality of select transistors in response to control signals.

Classes IPC  ?

61.

INPUT AND OUTPUT BLOCKS FOR AN ARRAY OF MEMORY CELLS

      
Numéro d'application 18520526
Statut En instance
Date de dépôt 2023-11-27
Date de la première publication 2024-03-21
Propriétaire Silicon Storage Technology, Inc. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Vu, Thuan
  • Trinh, Stephen
  • Hong, Stanley
  • Le, Toan
  • Le, Nghia
  • Pham, Hien

Abrégé

In one example, a system comprises an array comprising selected memory cells; an input block configured to apply, to each selected memory cell, a series of input signals to a terminal of the selected memory cell in response to a series of input bits; and an output block for generating an output of the selected memory cells, the output block comprising an analog-to-digital converter to convert current from the selected memory cells into a digital value, a shifter, an adder, and a register; wherein the shifter, adder, and register are configured to receive a series of digital values in response to the series of input bits, shift each digital value in the series of digital values based on a bit location of an input bit within the series of input bits, and add results of the shift operations to generate an output indicating values stored in the selected memory cells.

Classes IPC  ?

  • H10B 41/42 - Fabrication simultanée de périphérie et de cellules de mémoire
  • G06N 3/08 - Méthodes d'apprentissage
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante

62.

OUTPUT CIRCUIT

      
Numéro d'application 18522153
Statut En instance
Date de dépôt 2023-11-28
Date de la première publication 2024-03-21
Propriétaire Silicon Storage Technology, Inc. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Tiwari, Vipin
  • Reiten, Mark
  • Do, Nhan

Abrégé

In one example, a circuit comprises an input transistor comprising a first terminal, a second terminal coupled to ground, and a gate; a capacitor comprising a first terminal and a second terminal; an output transistor comprising a first terminal providing an output current, a second terminal coupled to ground, and a gate; a first switch; and a second switch; wherein in a first mode, the first switch is closed and couples an input current to the first terminal of the input transistor and the gate of the input transistor and the second switch is closed and couples the first terminal of the input transistor to the first terminal of the capacitor and the gate of the output transistor, and in a second mode, the first switch is open and the second switch is open and the capacitor discharges into the gate of the output transistor.

Classes IPC  ?

  • G06N 3/065 - Moyens analogiques
  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
  • G06F 17/16 - Calcul de matrice ou de vecteur
  • G06N 3/08 - Méthodes d'apprentissage
  • G11C 27/02 - Moyens d'échantillonnage et de mémorisation

63.

FORMING A PARTIALLY SILICIDED ELEMENT

      
Numéro d'application US2023015161
Numéro de publication 2024/058820
Statut Délivré - en vigueur
Date de dépôt 2023-03-14
Date de publication 2024-03-21
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s) Leng, Yaojian

Abrégé

A method of forming a partially silicided element is provided. A silicided structure including a silicide layer on a base structure is formed. A dielectric region is formed over the silicided structure. The dielectric region is etched to form a contact opening exposing a first area of the silicide layer and a tub opening exposing a second area of the silicide layer. A conformal metal is deposited to (a) fill the contact opening to define a contact and (b) form a cup-shaped metal structure in the tub opening. Another etch is performed to remove the cup-shaped metal structure in the tub opening, to remove the underlying silicide layer second area and to expose an underlying area of the base structure, wherein the silicide layer first area remains intact. The base structure with the intact silicide layer first area and removed silicide layer second area defines the partially silicided element.

Classes IPC  ?

  • H01L 21/285 - Dépôt de matériaux conducteurs ou isolants pour les électrodes à partir d'un gaz ou d'une vapeur, p.ex. condensation
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/8234 - Technologie MIS

64.

SINGLE AND DUAL EDGE TRIGGERED PHASE ERROR DETECTION

      
Numéro d'application US2023074006
Numéro de publication 2024/059587
Statut Délivré - en vigueur
Date de dépôt 2023-09-12
Date de publication 2024-03-21
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Roberts, William
  • El-Halwagy, Waleed
  • Fouzar, Youcef
  • Kshonze, Kristopher

Abrégé

An example apparatus includes a phase detector and a phase error detector. The phase detector may set a status signal to indicate status of phase difference between a reference clock and a feedback clock, the feedback clock generated by a clock tracking circuit to track the reference clock. The phase error detector may set an error signal to be proportional to a phase difference between the reference clock and the feedback clock. At least partially responsive to the status signal, the phase error detector to change from triggered only by edges of the reference clock and feedback clock having a first polarity to triggered by edges of the reference clock and feedback clock having the first polarity and by edges of the reference clock and feedback clock having a second polarity, the second polarity different than the first polarity.

Classes IPC  ?

  • H03L 7/087 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence y compris le filtrage ou l'amplification de son signal de sortie utilisant au moins deux détecteurs de phase ou un détecteur de fréquence et de phase dans la boucle
  • H03L 7/091 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence y compris le filtrage ou l'amplification de son signal de sortie le détecteur de phase ou de fréquence utilisant un dispositif d'échantillonnage
  • H03L 7/095 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence y compris le filtrage ou l'amplification de son signal de sortie utilisant un détecteur de verrouillage
  • H03L 7/089 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence y compris le filtrage ou l'amplification de son signal de sortie le détecteur de phase ou de fréquence engendrant des impulsions d'augmentation ou de diminution

65.

SYSTEM AND METHOD FOR FORWARDING NETWORK TRAFFIC

      
Numéro d'application 18211310
Statut En instance
Date de dépôt 2023-06-19
Date de la première publication 2024-03-14
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s) Ehlers, Kristian

Abrégé

A device for control of network traffic may include a plurality of edge interface circuit and internal interface circuits each coupled to one or more network components. The device may prepend frame identification information to received data frames and remove duplicate data frames when identification information is detected multiple times. The device may store frame identification information in a non-transitory memory device and perform a lookup operation to identify duplicate data frames and eliminate loops in the network.

Classes IPC  ?

  • H04L 45/74 - Traitement d'adresse pour le routage
  • H04L 1/00 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue
  • H04L 49/00 - TRANSMISSION D'INFORMATION NUMÉRIQUE, p.ex. COMMUNICATION TÉLÉGRAPHIQUE Éléments de commutation de paquets
  • H04L 69/22 - Analyse syntaxique ou évaluation d’en-têtes

66.

DEVICE AND METHODS FOR SWITCH CONTROL

      
Numéro d'application 18243723
Statut En instance
Date de dépôt 2023-09-08
Date de la première publication 2024-03-14
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Reiter, Andreas
  • Yuenyongsgool, Yong
  • Bowling, Stephen
  • Phoenix, Tim
  • Dumais, Alex
  • Oshea, Justin

Abrégé

A device includes a PWM circuit to generate a complementary PWM signal comprised of a positive polarity PWM signal and a negative polarity PWM signal. The positive polarity signal may drive a high-side switch. A trigger multiplexer may take as input the negative polarity PWM signal and may force an output based on a predetermined condition, the predetermined condition including but not limited to the maximum on-time of a low-side switch. The output of the trigger multiplexer may drive a low-side switch. The high-side switch and the low-side switch may drive a load.

Classes IPC  ?

  • H03K 17/693 - Dispositifs de commutation comportant plusieurs bornes d'entrée et de sortie, p.ex. multiplexeurs, distributeurs
  • H03K 17/687 - Commutation ou ouverture de porte électronique, c. à d. par d'autres moyens que la fermeture et l'ouverture de contacts caractérisée par l'utilisation de composants spécifiés par l'utilisation, comme éléments actifs, de dispositifs à semi-conducteurs les dispositifs étant des transistors à effet de champ

67.

SYSTEM AND METHODS FOR NETWORK DATA PROCESSING

      
Numéro d'application 18098228
Statut En instance
Date de dépôt 2023-01-18
Date de la première publication 2024-03-14
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s) Joergensen, Thomas

Abrégé

A system for network data transactions, the system including an ingress port to receive data frames and timestamp received data frames, a frame analyzer to forward the data frames to a processor, the processor to extract timing information from the data frames and update the data frames based on updated timing calculations and output updated data frames via one or more egress ports. Data frames are timestamped at ingress and egress ports, and egress timestamps are saved in a timestamp memory. The system reduces overall network delays by using dedicated hardware and stored timestamp information.

Classes IPC  ?

  • H04J 3/06 - Dispositions de synchronisation

68.

SYSTEM AND METHOD FOR FORWARDING NETWORK TRAFFIC

      
Numéro d'application US2023025820
Numéro de publication 2024/054283
Statut Délivré - en vigueur
Date de dépôt 2023-06-21
Date de publication 2024-03-14
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s) Ehlers, Kristian

Abrégé

A device for control of network traffic may include a plurality of edge interface circuit and internal interface circuits each coupled to one or more network components. The device may prepend frame identification information to received data frames and remove duplicate data frames when identification information is detected multiple times. The device may store frame identification information in a non-transitory memory device and perform a lookup operation to identify duplicate data frames and eliminate loops in the network.

Classes IPC  ?

  • H04L 49/25 - Routage ou recherche de route dans une matrice de commutation

69.

CODING DATA INTO A HANDWRITTEN SAMPLE

      
Numéro d'application US2023032160
Numéro de publication 2024/054549
Statut Délivré - en vigueur
Date de dépôt 2023-09-07
Date de publication 2024-03-14
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s) Stoia, Valentin

Abrégé

Teachings of the present disclosure include systems and/or methods for encoding digital data into a handwritten sample. An example method includes: accessing a predetermined vibration pattern stored in a memory corresponding to defined data; and vibrating a stylus based on the predetermined vibration pattern during creation of the handwritten sample to encode the defined data into the handwriting sample.

Classes IPC  ?

  • G06F 3/01 - Dispositions d'entrée ou dispositions d'entrée et de sortie combinées pour l'interaction entre l'utilisateur et le calculateur
  • G06F 3/0354 - Dispositifs de pointage déplacés ou positionnés par l'utilisateur; Leurs accessoires avec détection des mouvements relatifs en deux dimensions [2D] entre le dispositif de pointage ou une partie agissante dudit dispositif, et un plan ou une surface, p.ex. souris 2D, boules traçantes, crayons ou palets
  • G06V 40/30 - Reconnaissance d’auteur; Lecture et vérification des signatures
  • H04L 9/32 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité comprenant des moyens pour vérifier l'identité ou l'autorisation d'un utilisateur du système

70.

DEVICE AND METHODS FOR SWITCH CONTROL

      
Numéro d'application US2023032277
Numéro de publication 2024/054620
Statut Délivré - en vigueur
Date de dépôt 2023-09-08
Date de publication 2024-03-14
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Reiter, Andreas
  • Yuenyongsgool, Yong
  • Bowling, Stephen
  • Phoenix, Tim
  • Dumais, Alex
  • Oshea, Justin

Abrégé

A device includes a PWM circuit to generate a complementary PWM signal comprised of a positive polarity PWM signal and a negative polarity PWM signal. The positive polarity signal may drive a high-side switch. A trigger multiplexer may take as input the negative polarity PWM signal and may force an output based on a predetermined condition, the predetermined condition including but not limited to the maximum on-time of a low-side switch. The output of the trigger multiplexer may drive a low-side switch. The high-side switch and the low-side switch may drive a load.

Classes IPC  ?

  • H03K 17/0812 - Modifications pour protéger le circuit de commutation contre la surintensité ou la surtension sans réaction du circuit de sortie vers le circuit de commande par des dispositions prises dans le circuit de commande
  • H03K 17/082 - Modifications pour protéger le circuit de commutation contre la surintensité ou la surtension par réaction du circuit de sortie vers le circuit de commande

71.

SYSTEM AND METHODS FOR NETWORK DATA PROCESSING

      
Numéro d'application US2023073642
Numéro de publication 2024/054912
Statut Délivré - en vigueur
Date de dépôt 2023-09-07
Date de publication 2024-03-14
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s) Joergensen, Thomas

Abrégé

A system for network data transactions, the system including an ingress port to receive data frames and timestamp received data frames, a frame analyzer to forward the data frames to a processor, the processor to extract timing information from the data frames and update the data frames based on updated timing calculations and output updated data frames via one or more egress ports. Data frames are timestamped at ingress and egress ports, and egress timestamps are saved in a timestamp memory. The system reduces overall network delays by using dedicated hardware and stored timestamp information.

Classes IPC  ?

  • H04J 3/06 - Dispositions de synchronisation

72.

Coding Data Into a Handwritten Sample

      
Numéro d'application 18199403
Statut En instance
Date de dépôt 2023-05-19
Date de la première publication 2024-03-14
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s) Stoia, Valentin

Abrégé

Teachings of the present disclosure include systems and/or methods for encoding digital data into a handwritten sample. An example method includes: accessing a predetermined vibration pattern stored in a memory corresponding to defined data; and vibrating a stylus based on the predetermined vibration pattern during creation of the handwritten sample to encode the defined data into the handwriting sample.

Classes IPC  ?

  • G06V 30/224 - Reconnaissance de caractères caractérisés par le type d’écriture de caractères imprimés pourvus de marques de codage additionnelles ou de marques de codage
  • B43K 29/08 - Combinaisons d'instruments pour écrire avec d'autres objets avec des dispositifs de mesure, de calcul ou des dispositifs indicateurs
  • G06F 3/0346 - Dispositifs de pointage déplacés ou positionnés par l'utilisateur; Leurs accessoires avec détection de l’orientation ou du mouvement libre du dispositif dans un espace en trois dimensions [3D], p.ex. souris 3D, dispositifs de pointage à six degrés de liberté [6-DOF] utilisant des capteurs gyroscopiques, accéléromètres ou d’inclinaiso
  • G06F 3/0354 - Dispositifs de pointage déplacés ou positionnés par l'utilisateur; Leurs accessoires avec détection des mouvements relatifs en deux dimensions [2D] entre le dispositif de pointage ou une partie agissante dudit dispositif, et un plan ou une surface, p.ex. souris 2D, boules traçantes, crayons ou palets
  • G06F 3/038 - Dispositions de commande et d'interface à cet effet, p.ex. circuits d'attaque ou circuits de contrôle incorporés dans le dispositif

73.

DETERMINING A LOCKED STATUS OF A CLOCK TRACKING CIRCUIT

      
Numéro d'application 18465887
Statut En instance
Date de dépôt 2023-09-12
Date de la première publication 2024-03-14
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Roberts, William
  • El-Halwagy, Waleed
  • Fouzar, Youcef
  • Kshonze, Kristopher

Abrégé

An example apparatus includes a phase detector, a digital discriminator, and a logic circuit. A status signal of the phase detector is at least partially based on a phase relationship between a reference clock and a feedback clock, the feedback clock generated by a clock tracking circuit to track the reference clock. The digital discriminator may sample the status signal of the phase detector. The logic circuit may determine a locked status of the clock tracking circuit at least partially based on samples of the status signal of the phase detector.

Classes IPC  ?

  • H03L 7/091 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence y compris le filtrage ou l'amplification de son signal de sortie le détecteur de phase ou de fréquence utilisant un dispositif d'échantillonnage
  • H03L 7/093 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence y compris le filtrage ou l'amplification de son signal de sortie utilisant des caractéristiques de filtrage ou d'amplification particulières dans la boucle
  • H03L 7/095 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence y compris le filtrage ou l'amplification de son signal de sortie utilisant un détecteur de verrouillage

74.

SINGLE AND DUAL EDGE TRIGGERED PHASE ERROR DETECTION

      
Numéro d'application 18465898
Statut En instance
Date de dépôt 2023-09-12
Date de la première publication 2024-03-14
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Roberts, William
  • Fouzar, Youcef
  • El-Halwagy, Waleed
  • Kshonze, Kristopher

Abrégé

An example apparatus includes a phase detector and a phase error detector. The phase detector may set a status signal to indicate status of phase difference between a reference clock and a feedback clock, the feedback clock generated by a clock tracking circuit to track the reference clock. The phase error detector may set an error signal to be proportional to a phase difference between the reference clock and the feedback clock. At least partially responsive to the status signal, the phase error detector to change from triggered only by edges of the reference clock and feedback clock having a first polarity to triggered by edges of the reference clock and feedback clock having the first polarity and by edges of the reference clock and feedback clock having a second polarity, the second polarity different than the first polarity.

Classes IPC  ?

  • H03L 7/087 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence y compris le filtrage ou l'amplification de son signal de sortie utilisant au moins deux détecteurs de phase ou un détecteur de fréquence et de phase dans la boucle
  • H03L 7/091 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence y compris le filtrage ou l'amplification de son signal de sortie le détecteur de phase ou de fréquence utilisant un dispositif d'échantillonnage

75.

INTEGRATED RESISTOR

      
Numéro d'application 17988285
Statut En instance
Date de dépôt 2022-11-16
Date de la première publication 2024-03-14
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s) Leng, Yaojian

Abrégé

An integrated resistor includes a resistor tub, a resistive element, and a dielectric liner. The resistor tub is formed from a conformal metal, and includes a laterally-extending tub base and vertically-extending tub sidewalls extending upwardly from the laterally-extending tub base, wherein the laterally-extending tub base and vertically-extending tub sidewalls define in a resistor tub interior opening. The dielectric liner is formed in the resistor tub interior opening. The resistive element is formed over the dielectric liner in the resistor tub interior opening, and includes a pair of resistor heads connected by a laterally-extending resistor body. The dielectric liner electrically insulates the resistive element from the resistor tub.

Classes IPC  ?

  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive

76.

FORMING A PARTIALLY SILICIDED ELEMENT

      
Numéro d'application 18070748
Statut En instance
Date de dépôt 2022-11-29
Date de la première publication 2024-03-14
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s) Leng, Yaojian

Abrégé

A method of forming a partially silicided element is provided. A silicided structure including a silicide layer on a base structure is formed. A dielectric region is formed over the silicided structure. The dielectric region is etched to form a contact opening exposing a first area of the silicide layer and a tub opening exposing a second area of the silicide layer. A conformal metal is deposited to (a) fill the contact opening to define a contact and (b) form a cup-shaped metal structure in the tub opening. Another etch is performed to remove the cup-shaped metal structure in the tub opening, to remove the underlying silicide layer second area and to expose an underlying area of the base structure, wherein the silicide layer first area remains intact. The base structure with the intact silicide layer first area and removed silicide layer second area defines the partially silicided element.

Classes IPC  ?

  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/3205 - Dépôt de couches non isolantes, p.ex. conductrices ou résistives, sur des couches isolantes; Post-traitement de ces couches
  • H01L 21/321 - Post-traitement
  • H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable

77.

NEURAL NETWORK ARRAY COMPRISING ONE OR MORE COARSE CELLS AND ONE OR MORE FINE CELLS

      
Numéro d'application 18139908
Statut En instance
Date de dépôt 2023-04-26
Date de la première publication 2024-03-07
Propriétaire Silicon Storage Technology, Inc. (USA)
Inventeur(s)
  • Tran, Hieu Van
  • Hong, Stanley
  • Trinh, Stephen
  • Vu, Thuan
  • Lemke, Steven
  • Tiwari, Vipin
  • Do, Nhan

Abrégé

In one example, a system comprises a neural network array of non-volatile memory cells arranged in rows and columns; and a logical cell comprising a first plurality of non-volatile memory cells in a first row of the array and a second plurality of non-volatile memory cells in a second row adjacent to the first row; wherein the first plurality of non-volatile memory cells and the second plurality of non-volatile memory cells are configured as one or more coarse cells and one or more fine cells.

Classes IPC  ?

  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G06N 3/065 - Moyens analogiques
  • G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p.ex. de tension, de courant, de phase, de fréquence
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/14 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement
  • G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention

78.

DEVICE AND METHODS FOR DIGITAL SWITCHED CAPACITOR DC-DC CONVERTERS

      
Numéro d'application US2023031888
Numéro de publication 2024/050112
Statut Délivré - en vigueur
Date de dépôt 2023-09-01
Date de publication 2024-03-07
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Kumar, Ajay
  • Walker, Paul
  • Omole, Ibiyemi
  • Meacham, Daniel
  • Madan, Arvind
  • Patel, Santosh

Abrégé

A switched-capacitor DC-DC converter circuit may convert an input voltage into a desired output voltage level. A comparator may compare a desired voltage level to a divided version of the output voltage. A fully digital control circuit comprising a frequency divider circuit, a counter circuit, a digital control logic circuit and a gain selection circuit may generate a gain value, and a phase generator may convert the gain value into clock phase signals and control settings to control a switch array to select capacitors to produce a desired output voltage.

Classes IPC  ?

  • H02M 1/00 - APPAREILS POUR LA TRANSFORMATION DE COURANT ALTERNATIF EN COURANT ALTERNATIF, DE COURANT ALTERNATIF EN COURANT CONTINU OU VICE VERSA OU DE COURANT CONTINU EN COURANT CONTINU ET EMPLOYÉS AVEC LES RÉSEAUX DE DISTRIBUTION D'ÉNERGIE OU DES SYSTÈMES D'ALI; TRANSFORMATION D'UNE PUISSANCE D'ENTRÉE EN COURANT CONTINU OU COURANT ALTERNATIF EN UNE PUISSANCE DE SORTIE DE CHOC; LEUR COMMANDE OU RÉGULATION - Détails d'appareils pour transformation
  • H02M 3/07 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des résistances ou des capacités, p.ex. diviseur de tension utilisant des capacités chargées et déchargées alternativement par des dispositifs à semi-conducteurs avec électrode de commande

79.

DEVICE AND METHODS FOR DIGITAL SWITCHED CAPACITOR DC-DC CONVERTERS

      
Numéro d'application 18241551
Statut En instance
Date de dépôt 2023-09-01
Date de la première publication 2024-03-07
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Kumar, Ajay
  • Walker, Paul
  • Omole, Ibiyemi
  • Meacham, Daniel
  • Madan, Arvind
  • Patel, Santosh

Abrégé

A switched-capacitor DC-DC converter circuit may convert an input voltage into a desired output voltage level. A comparator may compare a desired voltage level to a divided version of the output voltage. A fully digital control circuit comprising a frequency divider circuit, a counter circuit, a digital control logic circuit and a gain selection circuit may generate a gain value, and a phase generator may convert the gain value into clock phase signals and control settings to control a switch array to select capacitors to produce a desired output voltage.

Classes IPC  ?

  • H02M 3/07 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des résistances ou des capacités, p.ex. diviseur de tension utilisant des capacités chargées et déchargées alternativement par des dispositifs à semi-conducteurs avec électrode de commande
  • H02M 3/157 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p.ex. régulateurs à commutation avec commande numérique

80.

SETTING A PERFORMANCE MODE OF AN RF RECEIVER FRONTEND

      
Numéro d'application US2023072675
Numéro de publication 2024/044602
Statut Délivré - en vigueur
Date de dépôt 2023-08-22
Date de publication 2024-02-29
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Pourbagheri, Saeed
  • Aly, Amr
  • Bagheri, Rahim
  • Kim, Hyunchul
  • Kim, Pansop
  • Liu, Sheng
  • Mehrjoo, Mohammad
  • Rajaee, Omid

Abrégé

Examples relate to setting a performance mode of an RF receiver front end. An example method includes determining a power state of an input signal to an RF receiver front end; and setting a performance mode of the RF receiver front end to one of at least three distinct performance modes offered by the RF receiver front end at least partially responsive to the determined power state of the input signal.

Classes IPC  ?

  • H04B 1/10 - Dispositifs associés au récepteur pour limiter ou supprimer le bruit et les interférences
  • H04B 1/40 - Circuits

81.

DETERMINATION OF A BIAS VOLTAGE TO APPLY TO ONE OR MORE MEMORY CELLS IN A NEURAL NETWORK

      
Numéro d'application 18385281
Statut En instance
Date de dépôt 2023-10-30
Date de la première publication 2024-02-22
Propriétaire Silicon Storage Technology, Inc. (USA)
Inventeur(s) Tran, Hieu Van

Abrégé

A first example comprises programming a memory cell to store a value; applying a series of currents of increasing size to a bit line of the memory cell; and measuring a voltage of a control gate terminal of the memory cell to determine a bias. A second example comprises programming a memory cell to store a value; applying a predetermined current to a bit line of the memory cell; and measuring a voltage of a control gate terminal of the memory cell to determine a bias.

Classes IPC  ?

  • G11C 11/54 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments simulateurs de cellules biologiques, p.ex. neurone
  • G06N 3/063 - Réalisation physique, c. à d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/24 - Circuits de commande de lignes de bits
  • G11C 16/26 - Circuits de détection ou de lecture; Circuits de sortie de données

82.

DETERMINATION OF A BIAS VOLTAGE TO APPLY TO ONE OR MORE MEMORY CELLS

      
Numéro d'application 18385256
Statut En instance
Date de dépôt 2023-10-30
Date de la première publication 2024-02-22
Propriétaire Silicon Storage Technology, Inc. (USA)
Inventeur(s) Tran, Hieu Van

Abrégé

In one example, a method comprises programming a memory cell capable of storing any of N values with 1 of the N values; applying a series of currents of increasing size to a bit line of the memory cell; comparing a voltage of the bit line to a reference voltage to generate a comparison output; and when the comparison output changes value, measuring a voltage of a control gate terminal of the memory cell and storing the voltage in a bias lookup table.

Classes IPC  ?

  • G11C 11/54 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments simulateurs de cellules biologiques, p.ex. neurone
  • G06N 3/063 - Réalisation physique, c. à d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
  • G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
  • G11C 16/10 - Circuits de programmation ou d'entrée de données
  • G11C 16/24 - Circuits de commande de lignes de bits
  • G11C 16/26 - Circuits de détection ou de lecture; Circuits de sortie de données

83.

ANNULAR KNOB-ON-DISPLAY DEVICES AND RELATED APPARATUSES

      
Numéro d'application US2023072250
Numéro de publication 2024/040079
Statut Délivré - en vigueur
Date de dépôt 2023-08-15
Date de publication 2024-02-22
Propriétaire
  • MICROCHIP TOUCH SOLUTIONS LIMITED (Royaume‑Uni)
  • MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s) Hinson, Nigel

Abrégé

Annular knob-on-display (KoD) devices and related apparatuses. An apparatus includes a frame having substantially annular shape, a dome switch, a plurality of actuator members, and a plurality of pivot members. Respective pivot members of the plurality of pivot members secures an actuator member of the plurality of actuator members to the frame and transfers force applied to the actuator member to the dome switch.

Classes IPC  ?

  • G06F 3/039 - Leurs accessoires, p.ex. tapis de souris
  • H01H 25/06 - Organe moteur à mouvement angulaire et à mouvement rectiligne, le mouvement rectiligne s'effectuant le long de l'axe du mouvement angulaire

84.

CAPACITIVELY DETERMINING QUANTITY OF PARTICULATE PRESENT IN A CHAMBER

      
Numéro d'application US2023072398
Numéro de publication 2024/040178
Statut Délivré - en vigueur
Date de dépôt 2023-08-17
Date de publication 2024-02-22
Propriétaire
  • MICROCHIP TECHNOLOGY INCORPORATED (USA)
  • MICROCHIP TOUCH SOLUTIONS LIMITED (Royaume‑Uni)
Inventeur(s) Greaves, Colin

Abrégé

An example relates to a method that includes capacitively determining a quantity of particulate present in an internal chamber of a housing structure while the housing structure receives a feed air stream to the internal chamber; and providing a value representing the measured quantity of particulate.

Classes IPC  ?

  • G01F 23/263 - Indication ou mesure du niveau des liquides ou des matériaux solides fluents, p.ex. indication en fonction du volume ou indication au moyen d'un signal d'alarme en mesurant des variables physiques autres que les dimensions linéaires, la pression ou le poids, selon le niveau à mesurer, p.ex. par la différence de transfert de chaleur de vapeur ou d'eau en mesurant les variations de capacité ou l'inductance de condensateurs ou de bobines produites par la présence d'un liquide ou d'un matériau solide fluent dans des champs électriques ou électromagnétiques en mesurant les variations de capacité de condensateurs
  • G01F 1/74 - Dispositifs pour la mesure du débit d'un matériau fluide ou du débit d'un matériau solide fluent en suspension dans un autre fluide
  • G01F 22/00 - Procédés ou appareils pour la mesure du volume des fluides ou des matériaux solides fluents, non prévus ailleurs
  • G01N 15/06 - Recherche de la concentration des suspensions de particules
  • A47L 9/28 - Montage de l'équipement électrique, p.ex. adaptation ou fixation à l'aspirateur; Commande des aspirateurs par des moyens électriques

85.

REDUCE DCO FREQUENCY OVERLAP-INDUCED LIMIT CYCLE IN HYBRID AND DIGITAL PLLS

      
Numéro d'application 18448783
Statut En instance
Date de dépôt 2023-08-11
Date de la première publication 2024-02-15
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Fouzar, Youcef
  • El-Halwagy, Waleed
  • Roberts, William
  • Kshonze, Kristopher
  • Warsalee, Faizal

Abrégé

A method includes: observing that a digitally controlled oscillator (DCO) frequency is at a boundary of a DCO frequency overlap region; and bypassing at least a portion of the DCO frequency overlap region.

Classes IPC  ?

  • H03L 7/099 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase concernant principalement l'oscillateur commandé de la boucle
  • H03L 7/10 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase pour assurer la synchronisation initiale ou pour élargir le domaine d'accrochage

86.

SYMBOL FILTERING AT A PHY-SIDE of PHY-MAC INTERFACE

      
Numéro d'application 18146865
Statut En instance
Date de dépôt 2022-12-27
Date de la première publication 2024-02-15
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Baggett, William T.
  • Chen, Dixon
  • Iyer, Venkatraman

Abrégé

Disclosed examples include a method. The method includes: conveying symbols from a PHY toward a MAC via a PHY-side of PHY-MAC interface; and filtering one or more symbols at an input of a PHY-side of an interface wrapper of the PHY-side of the PHY-MAC interface. Disclosed examples include an apparatus. The apparatus includes: a PHY-side of PHY-MAC interface; and a logic circuit provided at the PHY-side of PHY-MAC interface, the logic circuit comprising a symbol filter to filter one or more symbols conveyed via the PHY-side of PHY-MAC interface.

Classes IPC  ?

87.

REDUCE DCO FREQUENCY OVERLAP-INDUCED LIMIT CYCLE IN HYBRID AND DIGITAL PLLS

      
Numéro d'application US2023072107
Numéro de publication 2024/036322
Statut Délivré - en vigueur
Date de dépôt 2023-08-11
Date de publication 2024-02-15
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Fouzar, Youcef
  • El-Halwagy, Waleed
  • Roberts, William
  • Kshonze, Kristopher
  • Warsalee, Faizal

Abrégé

An apparatus comprising: a digital integrator to generate a frequency error signal at least partially based on a digital phase error signal; and a logic circuit to set an integrated value of the digital phase error signal stored at a register of the digital integrator.

Classes IPC  ?

  • H03L 7/093 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence y compris le filtrage ou l'amplification de son signal de sortie utilisant des caractéristiques de filtrage ou d'amplification particulières dans la boucle
  • H03L 7/099 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase concernant principalement l'oscillateur commandé de la boucle

88.

SYSTEM FOR TRANSMITTING OBJECT RELATED DATA FROM A BASE UNIT TO A MOBILE UNIT THROUGH A PERSON'S BODY

      
Numéro d'application 18228084
Statut En instance
Date de dépôt 2023-07-31
Date de la première publication 2024-02-15
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s) Stoia, Valentin

Abrégé

A system includes a base unit associated with an object, and a mobile unit carriable by a person. The base unit includes a base unit capacitive coupling element providing a base unit-human capacitive coupling between the base unit and the person, and the mobile unit includes a mobile unit capacitive coupling element providing a mobile unit-human capacitive coupling between the mobile unit and the person. The base unit-human capacitive coupling and mobile unit-human capacitive coupling enable a data transmission connection between the base unit and mobile unit that passes through the person's body. Base unit transmitter circuitry of the base unit transmits object related data via the data transmission connection passing through the person's body, mobile unit receiver circuitry of the mobile unit receives the object related data, and an output device of the mobile unit outputs human-perceptible signals based on the received object related data.

Classes IPC  ?

  • G06F 3/0362 - Dispositifs de pointage déplacés ou positionnés par l'utilisateur; Leurs accessoires avec détection des translations ou des rotations unidimensionnelles [1D] d’une partie agissante du dispositif de pointage, p.ex. molettes de défilement, curseurs, boutons, rouleaux ou bandes
  • G06F 3/16 - Entrée acoustique; Sortie acoustique

89.

SYMBOL FILTERING AT A PHY-SIDE OF PHY-MAC INTERFACE

      
Numéro d'application US2022082439
Numéro de publication 2024/035443
Statut Délivré - en vigueur
Date de dépôt 2022-12-27
Date de publication 2024-02-15
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Baggett, William
  • Chen, Dixon
  • Iyer, Venkatraman

Abrégé

Disclosed examples include a method. The method includes: conveying symbols from a PHY toward a MAC via a PHY-side of PHY-MAC interface; and filtering one or more symbols at an input of a PHY-side of an interface wrapper of the PHY-side of the PHY-MAC interface. Disclosed examples include an apparatus. The apparatus includes: a PHY-side of PHY-MAC interface; and a logic circuit provided at the PHY-side of PHY-MAC interface, the logic circuit comprising a symbol filter to filter one or more symbols conveyed via the PHY-side of PHY-MAC interface.

Classes IPC  ?

  • G06F 13/36 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus ou au système à bus communs
  • G06F 13/376 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus ou au système à bus communs avec commande d'accès décentralisée utilisant une méthode de résolution des conflits d'utilisation, p.ex. détection de collision, évitement de collision
  • G06F 13/38 - Transfert d'informations, p.ex. sur un bus
  • G06F 13/40 - Structure du bus
  • G06F 13/42 - Protocole de transfert pour bus, p.ex. liaison; Synchronisation
  • H04L 12/413 - Réseaux à ligne bus avec commande décentralisée avec accès aléatoire, p.ex. accès multiple avec détection de porteuse et détection de collision (CSMA-CD)
  • H04L 12/40 - Réseaux à ligne bus

90.

SYSTEM FOR TRANSMITTING OBJECT RELATED DATA FROM A BASE UNIT TO A MOBILE UNIT THROUGH A PERSON'S BODY

      
Numéro d'application US2023030032
Numéro de publication 2024/035905
Statut Délivré - en vigueur
Date de dépôt 2023-08-11
Date de publication 2024-02-15
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s) Stoia, Valentin

Abrégé

A system includes a base unit associated with an object, and a mobile unit carriable by a person. The base unit includes a base unit capacitive coupling element providing a base unit-human capacitive coupling between the base unit and the person, and the mobile unit includes a mobile unit capacitive coupling element providing a mobile unit-human capacitive coupling between the mobile unit and the person. The base unit-human capacitive coupling and mobile unit-human capacitive coupling enable a data transmission connection between the base unit and mobile unit that passes through the person's body. Base unit transmitter circuitry of the base unit transmits object related data via the data transmission connection passing through the person's body, mobile unit receiver circuitry of the mobile unit receives the object related data, and an output device of the mobile unit outputs human-perceptible signals based on the received object related data.

Classes IPC  ?

  • H04B 13/00 - Systèmes de transmission caractérisés par le milieu utilisé pour la transmission, non prévus dans les groupes
  • H04R 1/10 - Ecouteurs; Leurs fixations
  • G06F 3/01 - Dispositions d'entrée ou dispositions d'entrée et de sortie combinées pour l'interaction entre l'utilisateur et le calculateur
  • G06F 3/048 - Techniques d’interaction fondées sur les interfaces utilisateur graphiques [GUI]
  • G06F 3/16 - Entrée acoustique; Sortie acoustique

91.

SYSTEM AND METHODS FOR MATRIX MULTIPLICATION

      
Numéro d'application 18098296
Statut En instance
Date de dépôt 2023-01-18
Date de la première publication 2024-02-01
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s) Curtis, Keith

Abrégé

A peripheral device for matrix multiplication including a weight memory, an input memory, a multiplier, an accumulator, an output memory and a sequencer to generate signals to drive the input memory and the output memory and to generate an interrupt signal. The weight memory may be loaded with weights and biases for a matrix multiplication operation, and the multiplier and accumulator may implement the multiply and accumulator operations for a matrix multiplication operation. Data may be swapped between the input memory and output memory to reduce the memory required for matrix multiplication operations.

Classes IPC  ?

  • G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p.ex. acces direct à la mémoire, vol de cycle
  • G06F 7/523 - Multiplication uniquement
  • G06F 7/50 - Addition; Soustraction

92.

SYSTEM AND METHODS FOR MATRIX MULTIPLICATION

      
Numéro d'application US2023011816
Numéro de publication 2024/025618
Statut Délivré - en vigueur
Date de dépôt 2023-01-30
Date de publication 2024-02-01
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s) Curtis, Keith

Abrégé

A peripheral device for matrix multiplication including a weight memory, an input memory, a multiplier, an accumulator, an output memory and a sequencer to generate signals to drive the input memory and the output memory and to generate an interrupt signal. The weight memory may be loaded with weights and biases for a matrix multiplication operation, and the multiplier and accumulator may implement the multiply and accumulator operations for a matrix multiplication operation. Data may be swapped between the input memory and output memory to reduce the memory required for matrix multiplication operations.

Classes IPC  ?

  • G06F 7/544 - Méthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p.ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs non spécifiés pour l'évaluation de fonctions par calcul

93.

POE PSE MPS SUPPORT FOR PSE VOLTAGE TRANSIENTS

      
Numéro d'application US2023028931
Numéro de publication 2024/026066
Statut Délivré - en vigueur
Date de dépôt 2023-07-28
Date de publication 2024-02-01
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Langer, Tamir
  • Peker, Arkadiy

Abrégé

An apparatus includes a power-over-Ethernet (POE) interface to be connected to a powered device (PD) over an Ethernet cable and a control circuit. The control circuit is to measure a voltage provided by the apparatus through the Ethernet cable, determine that the voltage has dropped by at least a given voltage change, based on a determination that the voltage has dropped by at least the given voltage change, determine whether or not a predetermined quantity of Maintain Power Signature (MPS) signals have been missed within a given time frame, and, based on a determination that the predetermined quantity of MPS signals has not been missed within the given time frame, determine that the PD is still connected to the apparatus.

Classes IPC  ?

94.

Using a Deadtime Interval for Back EMF Acquisition and Measurement

      
Numéro d'application 18202368
Statut En instance
Date de dépôt 2023-05-26
Date de la première publication 2024-02-01
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Turcan, Gheorghe
  • Barbulescu, Grig

Abrégé

An apparatus and method for determining electrical characteristics has an acquisition circuit and a control circuit. The control circuit causes a first modulation circuit to issue a first set of modulated signals to a first source of alternating current energy, wherein the first set of modulated signals has a first deadtime and wherein a high side switch and a low side switch of the first modulation circuit are turned off. The control circuit further causes the acquisition circuit to acquire a first electrical characteristic of the first source of alternating current energy from the first source of alternating current energy during the first deadtime.

Classes IPC  ?

  • H02P 6/182 - Dispositions de circuits pour détecter la position sans éléments séparés pour détecter la position utilisant la force contre-électromotrice dans les enroulements
  • H02P 6/10 - Dispositions pour commander l'ondulation du couple, p.ex. en assurant une ondulation réduite du couple
  • H02P 27/08 - Dispositions ou procédés pour la commande de moteurs à courant alternatif caractérisés par le type de tension d'alimentation utilisant une tension d’alimentation à fréquence variable, p.ex. tension d’alimentation d’onduleurs ou de convertisseurs utilisant des convertisseurs de courant continu en courant alternatif ou des onduleurs avec modulation de largeur d'impulsions

95.

POE PSE MPS Support for PSE Voltage Transients

      
Numéro d'application 18227336
Statut En instance
Date de dépôt 2023-07-28
Date de la première publication 2024-02-01
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Langer, Tamir
  • Peker, Arkadiy

Abrégé

An apparatus includes a power-over-Ethernet (POE) interface to be connected to a powered device (PD) over an Ethernet cable and a control circuit. The control circuit is to measure a voltage provided by the apparatus through the Ethernet cable, determine that the voltage has dropped by at least a given voltage change, based on a determination that the voltage has dropped by at least the given voltage change, determine whether or not a predetermined quantity of Maintain Power Signature (MPS) signals have been missed within a given time frame, and, based on a determination that the predetermined quantity of MPS signals has not been missed within the given time frame, determine that the PD is still connected to the apparatus.

Classes IPC  ?

  • G06F 1/26 - Alimentation en énergie électrique, p.ex. régulation à cet effet

96.

USING A DEADTIME INTERVAL FOR BACK EMF ACQUISITION AND MEASUREMENT

      
Numéro d'application US2023028775
Numéro de publication 2024/025982
Statut Délivré - en vigueur
Date de dépôt 2023-07-27
Date de publication 2024-02-01
Propriétaire MICROCHIP TECHNOLOGY INCORPORATED (USA)
Inventeur(s)
  • Turcan, Gheorghe
  • Barbulescu, Grig

Abrégé

An apparatus and method for determining electrical characteristics has an acquisition circuit and a control circuit. The control circuit causes a first modulation circuit to issue a first set of modulated signals to a first source of alternating current energy, wherein the first set of modulated signals has a first deadtime and wherein a high side switch and a low side switch of the first modulation circuit are turned off. The control circuit further causes the acquisition circuit to acquire a first electrical characteristic of the first source of alternating current energy from the first source of alternating current energy during the first deadtime.

Classes IPC  ?

  • H02P 6/182 - Dispositions de circuits pour détecter la position sans éléments séparés pour détecter la position utilisant la force contre-électromotrice dans les enroulements

97.

MANAGING POWER STATE AT A PHYSICAL LAYER

      
Numéro d'application 18479631
Statut En instance
Date de dépôt 2023-10-02
Date de la première publication 2024-01-25
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Baggett, William T.
  • Iyer, Venkatraman

Abrégé

An apparatus may include a physical layer device, a detection circuitry and a power control circuitry. the physical layer device provides one or more functions of a physical layer to interface with a shared physical transmission medium. The detection circuitry detects an indication of power control signaling on the shared physical transmission medium, and detects an indication of Ethernet signaling on the shared physical transmission medium. The indication of power control signaling is different than the indication of Ethernet signaling. The power control circuitry manages a power state of the apparatus at least partially responsive to an output of the detection circuitry.

Classes IPC  ?

  • H04L 12/12 - Dispositions pour la connexion ou la déconnexion à distance de sous-stations ou de leur équipement
  • G06F 1/3209 - Surveillance d’une activité à distance, p.ex. au travers de lignes téléphoniques ou de connexions réseau

98.

INTDRIVE

      
Numéro d'application 232347100
Statut En instance
Date de dépôt 2024-01-25
Propriétaire Microchip Technology Incorporated (USA)
Classes de Nice  ? 09 - Appareils et instruments scientifiques et électriques

Produits et services

(1) Hybrid power drive (hpd) modules; integrated power semiconductor devices; gate drive boards; gate drivers.

99.

RECEIVER PROCESSING CIRCUITRY FOR MOTION DETECTION AND RELATED SYSTEMS, METHODS, AND APPARATUSES

      
Numéro d'application 18474015
Statut En instance
Date de dépôt 2023-09-25
Date de la première publication 2024-01-25
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s) Sauer, Peter

Abrégé

Motion detection apparatuses are disclosed. The motion detection may be performed using one or more of a sub-window of a predetermined time window, a predetermined threshold value that is settable responsive to changes in one or more environmental factors, or a detection trigger. An apparatus includes a processor and an analog-to-digital converter (ADC) circuitry to sample a reflected predetermined pattern signal to generate reflected predetermined pattern samples. The processor captures collections of the reflected predetermined pattern samples corresponding to a predetermined time window and determines a sum of the collections or sub-collections. The processor determines an average of magnitudes of the determined sum and determines that a moving object is detected responsive to a predetermined threshold value.

Classes IPC  ?

  • G01S 13/58 - Systèmes de détermination de la vitesse ou de la trajectoire; Systèmes de détermination du sens d'un mouvement
  • G01S 13/62 - Détermination du sens d'un mouvement
  • G01S 7/292 - Récepteurs avec extraction de signaux d'échos recherchés

100.

SYSTEM AND METHODS FOR RAMP CONTROL

      
Numéro d'application 18095933
Statut En instance
Date de dépôt 2023-01-11
Date de la première publication 2024-01-18
Propriétaire Microchip Technology Incorporated (USA)
Inventeur(s)
  • Reiter, Andreas
  • Yuenyongsgool, Yong
  • Bowling, Stephen
  • Day, John
  • Dumais, Alex
  • Oshea, Justin

Abrégé

A device including an input to receive a clock signal, a ramp start program register, a ramp start active register, a ramp stop program register, a ramp stop active register, a ramp slope program register, a ramp slope active register, an update controller, the update controller to update, based on a programmable condition, respectively, the ramp start active register contents, the ramp stop active register contents and the ramp slope active register contents, and a ramp controller to generate a ramp signal, the ramp signal to begin at the value reflective of the ramp start active register contents, the ramp signal to change value at each cycle of the clock signal based on the value reflective of the ramp slope active register contents, and the ramp signal to stop at the value reflective of the ramp stop active register contents.

Classes IPC  ?

  • H03M 1/56 - Comparaison du signal d'entrée avec une rampe linéaire
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