ATI Technologies ULC

Canada

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Type PI
        Brevet 1 367
        Marque 40
Juridiction
        États-Unis 1 030
        International 352
        Europe 13
        Canada 12
Propriétaire / Filiale
[Owner] ATI Technologies ULC 1 407
ATI International, Srl 18
Date
Nouveautés (dernières 4 semaines) 12
2024 juin (MACJ) 6
2024 mai 11
2024 avril 24
2024 mars 15
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Classe IPC
G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline 68
G09G 5/00 - Dispositions ou circuits de commande de l'affichage communs à l'affichage utilisant des tubes à rayons cathodiques et à l'affichage utilisant d'autres moyens de visualisation 67
G06F 1/32 - Moyens destinés à économiser de l'énergie 66
H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant un bloc, p.ex. un macrobloc 59
G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation 54
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Classe NICE
09 - Appareils et instruments scientifiques et électriques 39
16 - Papier, carton et produits en ces matières 3
07 - Machines et machines-outils 1
12 - Véhicules; appareils de locomotion par terre, par air ou par eau; parties de véhicules 1
41 - Éducation, divertissements, activités sportives et culturelles 1
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Statut
En Instance 187
Enregistré / En vigueur 1 220
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1.

CONTINUITY OF SERVICE FOR VIRTUALIZED DEVICE AFTER RESUMPTION FROM HIBERNATION

      
Numéro d'application 18080588
Statut En instance
Date de dépôt 2022-12-13
Date de la première publication 2024-06-13
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Yu, Yuexiang
  • Li, Wan Quan
  • Zhang, Bokun
  • Zhang, Min
  • Chan, Hing Pong

Abrégé

A technique for operating an auxiliary processing device is provided. The technique includes based on a first request specifying a handle received from a client, requesting work be performed via a first auxiliary processing device mapped to the handle; responsive to restoration from hibernation, updating a mapping for the handle to refer to a second auxiliary processing device; and based on a second request specifying the handle received from the client, requesting work be performed via the second auxiliary processing device.

Classes IPC  ?

  • G06F 9/4401 - Amorçage
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

2.

POWER MANAGEMENT OF CHIPLETS WITH VARYING PERFORMANCE

      
Numéro d'application 18065313
Statut En instance
Date de dépôt 2022-12-13
Date de la première publication 2024-06-13
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Kushnir, Stephen
  • Sundaram, Sriram
  • Poirier, Christopher Allan

Abrégé

An apparatus and method for efficiently managing performance among replicated modules of an integrated circuit despite manufacturing variations across semiconductor dies. An integrated circuit includes a first module with a first partition of multiple dies that share at least a same first power rail. The integrated circuit also includes a second module with a second partition of multiple dies that share at least a same second power rail different from the first power rail. The dies within partitions have differences in circuit parameters within a threshold such that the dies can be placed in a same first bin. The dies in different partitions belong to different bins. A power manager initially assigns the same operating parameters to the first partition and the second partition, but adjusts the operating parameters based on detection of the different circuit behavior due to manufacturing variations between the first partition and the second partition.

Classes IPC  ?

  • G06F 1/3296 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par diminution de la tension d’alimentation ou de la tension de fonctionnement
  • G06F 1/3228 - Surveillance d’exécution de tâches, p.ex. par utilisation de temporisations d’attente, de commandes d’arrêt ou de commandes d’attente
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe

3.

PLANE-BASED SCREEN CAPTURE

      
Numéro d'application 18080173
Statut En instance
Date de dépôt 2022-12-13
Date de la première publication 2024-06-13
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Shen, Yuping
  • Zhang, Min

Abrégé

A request is received from an application to present content generated by the application in an overlay plane of a multi-plane display system. Responsive to determining that current system resources support presentation of the generated content in the overlay plane, frames of the generated content are displayed in the overlay plane and captured directly from the overlay plane such that the captured frames may be provided to one or more remote client computing systems independently of frames captured from one or more additional overlay planes and from an underlying composited desktop layer. Identifiers of prioritized applications may be maintained based on user preferences to determine specific applications for which generated content is enabled for display via overlay plane.

Classes IPC  ?

  • G09G 5/14 - Affichage de fenêtres multiples
  • G09G 5/36 - Dispositions ou circuits de commande de l'affichage communs à l'affichage utilisant des tubes à rayons cathodiques et à l'affichage utilisant d'autres moyens de visualisation caractérisés par l'affichage de dessins graphiques individuels en utilisant une mémoire à mappage binaire
  • H04L 67/1095 - Réplication ou mise en miroir des données, p.ex. l’ordonnancement ou le transport pour la synchronisation des données entre les nœuds du réseau

4.

QUANTIZATION-AWARE TRAINING WITH NUMERICAL OVERFLOW AVOIDANCE FOR NEURAL NETWORKS

      
Numéro d'application 18065393
Statut En instance
Date de dépôt 2022-12-13
Date de la première publication 2024-06-13
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Colbert, Ian Charles
  • Saeedi, Mehdi
  • Ramachandran, Arun Coimbatore
  • Ramasamy, Chandra Kumar
  • Sines, Gabor
  • Raghavendra, Prakash Sathyanath
  • Pappalardo, Alessandro

Abrégé

An apparatus and method for efficiently creating less computationally intensive nodes for a neural network. In various implementations, a computing system includes a memory that stores multiple input data values for training a neural network, and a processor. Rather than determine a bit width P of an integer accumulator of a node of the neural network based on bit widths of the input data values and corresponding weight values, the processor selects the bit width P during training. The processor adjusts the magnitudes of the weight values during iterative stages of training the node such that an L1 norm value of the weight values of the node does not exceed a corresponding weight magnitude limit.

Classes IPC  ?

5.

MULTIPLE PROCESSES SHARING GPU MEMORY OBJECTS

      
Numéro d'application 18064170
Statut En instance
Date de dépôt 2022-12-09
Date de la première publication 2024-06-13
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Huang, Anzhong
  • Jian, Zhengsan
  • Jiang, Yinan

Abrégé

An apparatus and method for efficiently executing multiple processes by reducing an amount of memory usage of the processes. In various implementations, a computing system includes a first processor and a second processor that support parallel data applications stored on a remote server that provides cloud computing services to multiple users. The first processor creates multiple processes, referred to as “instances” in parallel computing platforms, for a particular application as users request to execute the application. When the first processor detects a function call of the application within a particular instance, the first processor searches for shareable data objects to be used by the second processor when executing the first instance of the function call, and frees data storage allocated to data objects that are already shared by one or more instances. Therefore, an amount of memory allocated for the multiple instances of the application is reduced.

Classes IPC  ?

6.

JOB LIMIT ENFORCEMENT FOR IMPROVED MULTITENANT QUALITY OF SERVICE

      
Numéro d'application 18072818
Statut En instance
Date de dépôt 2022-12-01
Date de la première publication 2024-06-06
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Abdelkhalek, Ahmed M.
  • Zhang, Rutao
  • Zhang, Bokun
  • Zhang, Min
  • Jiang, Yinan
  • Cheng, Jeffrey G.

Abrégé

Systems and methods are provided related to a scheduler to receive a job request from a virtual function associated with a tenant for execution by at least one processing unit. The scheduler validates the job request in accordance with one or more defined restrictions associated with the tenant and, responsive to successful validation, provides the job request for execution by the processing unit via one or more physical functions associated with the processing unit. In certain embodiments, multi-level enforcement of the defined restrictions are provided via user-mode and kernel-mode drivers associated with the virtual function that are also enabled to validate job requests based on the defined restrictions.

Classes IPC  ?

  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption
  • G06F 9/54 - Communication interprogramme

7.

SRAM COLUMN SLEEP CIRCUITS FOR LEAKAGE SAVINGS WITH RAPID WAKE

      
Numéro d'application 18059360
Statut En instance
Date de dépôt 2022-11-28
Date de la première publication 2024-05-30
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Singh, Sahilpreet
  • Beshay, Peter Louiz Rezk
  • Schreiber, Russell

Abrégé

An apparatus and method for efficiently designing memory arrays in semiconductor dies. In various implementations, a memory array utilizes wake pre-charge circuitry to reduce both leakage current and a transition from an idle state. When control circuitry of the memory array determines that there are no upcoming memory accesses, it disables bit line pre-charge circuitry of columns of the array. The control circuitry enables wake pre-charge circuitry to charge the bit lines to an idle voltage level equal to a difference between the power supply voltage level and a threshold voltage of a transistor. When the control circuitry determines a memory access is pending, the control circuitry transitions the memory array to an active state. Both the amount of voltage difference and the resulting latency to charge the bit lines from the idle voltage level to the power supply reference voltage level are small.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

8.

TEXTURE DECOMPRESSION TECHNIQUES

      
Numéro d'application 18437997
Statut En instance
Date de dépôt 2024-02-09
Date de la première publication 2024-05-30
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Iourcha, Konstantine
  • Pomianowski, Andrew S.C.

Abrégé

A system and method for texture decompression is described. The method comprises receiving a compressed texture block including two or more disjoint subsets of data and decompressing the compressed texture block. The decompressing includes decompressing each of the two or more disjoint subsets in the compressed texture block to form texels. The two or more disjoint subsets include a first disjoint subset having a first set of color endpoints and a first index value for a first texel, and a second disjoint subset having a second set of color endpoints.

Classes IPC  ?

  • H04N 19/426 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques - caractérisés par les détails de mise en œuvre ou le matériel spécialement adapté à la compression ou à la décompression vidéo, p.ex. la mise en œuvre de logiciels spécialisés caractérisés par les dispositions des mémoires utilisant des procédés de diminution de taille de mémoire
  • G06T 9/00 - Codage d'image
  • H04N 19/119 - Aspects de subdivision adaptative, p.ex. subdivision d’une image en blocs de codage rectangulaires ou non
  • H04N 19/154 - Qualité visuelle après décodage mesurée ou estimée de façon subjective, p.ex. mesure de la distorsion
  • H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant un bloc, p.ex. un macrobloc
  • H04N 19/182 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant un pixel
  • H04N 19/46 - Inclusion d’information supplémentaire dans le signal vidéo pendant le processus de compression
  • H04N 19/54 - Estimation de mouvement autre que basée sur les blocs utilisant des points ou des maillages caractéristiques
  • H04N 19/60 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant un codage par transformée
  • H04N 19/96 - Codage au moyen d'une arborescence, p.ex. codage au moyen d'une arborescence quadratique

9.

REMOTE DESKTOP COMPOSITION

      
Numéro d'application IB2023061760
Numéro de publication 2024/110875
Statut Délivré - en vigueur
Date de dépôt 2023-11-21
Date de publication 2024-05-30
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Cheng, Jeffrey G.

Abrégé

In response to a notification from one or more virtual machines (130, 150, 170), a host (110) with access to a physical function (120) of a virtualized display device (199) utilizes the physical function to directly access a frame memory (144, 164, 184) of the virtualized display device associated with the notifying virtual machine(s). The host generates a composited frame for display, via the virtualized display device or otherwise, by selecting rendered frames from one or more of the notifying virtual machines.

Classes IPC  ?

  • G06F 3/14 - Sortie numérique vers un dispositif de visualisation
  • G06F 9/451 - Dispositions d’exécution pour interfaces utilisateur
  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

10.

AVOID REDUCED EFFECTIVE BANDWIDTH ON TRANSMISSION LINES IN THE PRESENCE OF CLOCK DOMAIN DIFFERENCES

      
Numéro d'application 18057710
Statut En instance
Date de dépôt 2022-11-21
Date de la première publication 2024-05-23
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Wang, Yanfeng
  • An, Shaofeng

Abrégé

An apparatus and method for efficiently routing power signals across a semiconductor die. In various implementations, a computing system includes transmitters sending data signals to receivers that support using a prefix to provide clock recovery and alignment of the input bit stream that arrives at the receivers. Based on when a decoder of a receiver receives the prefixes, the decoder determines which clock cycles to skip writing data into a buffer of data processing circuitry. Therefore, the decoder prevents overflow of this buffer when the rate of insertion is greater than the rate of removal for this buffer. In contrast, the transmitter continues to send data during each clock cycle, and accordingly, avoids reducing the effective bandwidth on transmission lines in the presence of clock domain differences between transmitter and receiver.

Classes IPC  ?

  • G06F 1/12 - Synchronisation des différents signaux d'horloge
  • G06F 1/08 - Générateurs d'horloge ayant une fréquence de base modifiable ou programmable

11.

ELECTRONICS ENCLOSURE AND EXPANSION CARD WITH COANDA VENT RIBS

      
Numéro d'application 18216503
Statut En instance
Date de dépôt 2023-06-29
Date de la première publication 2024-05-23
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Anwer, Ahmed Abdul Wadood
  • Yusufali, Jabir H.

Abrégé

A support bracket for an expansion card and an electronic enclosure are disclosed that have ribs formed between vent openings that promote improved airflow through the vent openings as compared to conventional stamped and deburred ribs.

Classes IPC  ?

  • H05K 7/14 - Montage de la structure de support dans l'enveloppe, sur cadre ou sur bâti

12.

REMOTE DESKTOP COMPOSITION

      
Numéro d'application 17992533
Statut En instance
Date de dépôt 2022-11-22
Date de la première publication 2024-05-23
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Cheng, Jeffrey G.

Abrégé

In response to a notification from one or more virtual machines, a host with access to a physical function of a virtualized display device utilizes the physical function to directly access a frame memory of the virtualized display device associated with the notifying virtual machine(s). The host generates a composited frame for display, via the virtualized display device or otherwise, by selecting rendered frames from one or more of the notifying virtual machines.

Classes IPC  ?

  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

13.

SYSTEMS AND METHODS FOR CONFIGURING FAN SPEEDS

      
Numéro d'application IB2023061079
Numéro de publication 2024/095206
Statut Délivré - en vigueur
Date de dépôt 2023-11-02
Date de publication 2024-05-10
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Yusufali, Jabir H.
  • Ebrahimi Khabbazi, Ali
  • Saceleanu, Cristian Andrei
  • Mahal, Jushwin Singh

Abrégé

The disclosed computer-implemented method for configuring fan speeds can include (i) measuring an air temperature at the air intake of a fan that cools a hardware processing unit of a computing device, (ii) adjusting a rotational speed for the fan based on the air temperature at the air intake of the fan and at least one additional parameter measured around the time of measuring the temperature of the air, and (iii) sending, to the fan, an instruction to rotate at the rotational speed. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

  • G06F 1/20 - Moyens de refroidissement
  • F04D 27/00 - Commande, p.ex. régulation, des pompes, des installations ou des systèmes de pompage spécialement adaptés aux fluides compressibles

14.

SYSTEMS AND METHODS FOR CONFIGURING FAN SPEEDS

      
Numéro d'application 17980377
Statut En instance
Date de dépôt 2022-11-03
Date de la première publication 2024-05-09
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Yusufali, Jabir H.
  • Ebrahimi Khabbazi, Ali
  • Saceleanu, Cristian Andrei
  • Mahal, Jushwin Singh

Abrégé

The disclosed computer-implemented method for configuring fan speeds can include (i) measuring an air temperature at the air intake of a fan that cools a hardware processing unit of a computing device, (ii) adjusting a rotational speed for the fan based on the air temperature at the air intake of the fan and at least one additional parameter measured around the time of measuring the temperature of the air, and (iii) sending, to the fan, an instruction to rotate at the rotational speed. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

  • H05K 7/20 - Modifications en vue de faciliter la réfrigération, l'aération ou le chauffage
  • F04D 27/00 - Commande, p.ex. régulation, des pompes, des installations ou des systèmes de pompage spécialement adaptés aux fluides compressibles

15.

FLIPPED VOLTAGE FOLLOWER LOW-DROPOUT REGULATOR WITH FREQUENCY COMPENSATION

      
Numéro d'application 17977289
Statut En instance
Date de dépôt 2022-10-31
Date de la première publication 2024-05-02
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Kathuria, Achal
  • Moiannou, Tom
  • Jayaraman, Pradeep
  • Gopalakrishnan, Karthik

Abrégé

A voltage regulator includes an input power supply node, an output regulated power supply node, a flipped voltage follower circuit, and a compensation capacitor. The flipped voltage follower circuit includes an output transistor configured as a common-source amplifier circuit. A source terminal of the output transistor is coupled to the input power supply node and a drain terminal of the output transistor is coupled to the output regulated power supply node. The flipped voltage follower circuit includes a folded cascode feedback circuit. The folded cascode feedback circuit includes a folding node. The folded cascode feedback circuit is configured to receive an output regulated voltage on the output regulated power supply node and to provide a feedback signal to a gate terminal of the output transistor. The compensation capacitor is coupled to the output regulated power supply node and the folding node.

Classes IPC  ?

  • G05F 1/575 - Régulation de la tension ou de l'intensité là où la variable effectivement régulée par le dispositif de réglage final est du type continu utilisant des dispositifs à semi-conducteurs en série avec la charge comme dispositifs de réglage final caractérisé par le circuit de rétroaction
  • G05F 1/565 - Régulation de la tension ou de l'intensité là où la variable effectivement régulée par le dispositif de réglage final est du type continu utilisant des dispositifs à semi-conducteurs en série avec la charge comme dispositifs de réglage final sensible à une condition du système ou de sa charge en plus des moyens sensibles aux écarts de la sortie du système, p.ex. courant, tension, facteur de puissance
  • H03F 3/45 - Amplificateurs différentiels

16.

SOFTWARE COMPILATION FOR NETWORKED PROCESSING SYSTEM

      
Numéro d'application 17978902
Statut En instance
Date de dépôt 2022-11-01
Date de la première publication 2024-05-02
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Stewart, Norman Vernon Douglas
  • Doctor, Mihir Shaileshbhai
  • Lin, Mingliang

Abrégé

A compilation technique is provided. The technique includes including a first instruction into a first executable for a first auxiliary processor, wherein the first instruction specifies execution by the first auxiliary processor; and including a second instruction into the first executable, wherein the second instruction targets resources that have affinity with the first auxiliary processor.

Classes IPC  ?

  • G06F 8/41 - Compilation
  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]

17.

PEAK POWER PACKAGE TRACKING

      
Numéro d'application 18050742
Statut En instance
Date de dépôt 2022-10-28
Date de la première publication 2024-05-02
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Samit, Amanullah
  • Srinivasan, Raman Madras
  • Dasgupta, Aniruddha

Abrégé

An apparatus and method for efficiently managing power consumption of multiple partitions of an integrated circuit. A processing unit includes multiple partitions, each assigned to operation parameters of a respective power domain. Each of the partitions is assigned to operating parameters of a respective power domain. A power manager accesses a total power consumption budget for the multiple partitions and sends corresponding assigned power limits to the multiple partitions. A particular partition calculates a corresponding measurement of power consumption as a weighted sum of sampled signals, and performs steps to reduce power consumption when the particular partition determines the corresponding measurement of power consumption exceeds a corresponding assigned power limit. The power manager updates the assigned power limits within a first time interval. The multiple partitions calculate the power consumption measurements and perform power reduction steps within a second time interval less than the first time interval.

Classes IPC  ?

  • G01R 31/28 - Test de circuits électroniques, p.ex. à l'aide d'un traceur de signaux

18.

HYBRID RENDER WITH DEFERRED PRIMITIVE BATCH BINNING

      
Numéro d'application 18402315
Statut En instance
Date de dépôt 2024-01-02
Date de la première publication 2024-04-25
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Mantor, Michael
  • Lefebvre, Laurent
  • Fowler, Mark
  • Kelley, Timothy
  • Alho, Mikko
  • Tuomi, Mika
  • Kallio, Kiia
  • Buss, Patrick Klas Rudolf
  • Komppa, Jari Antero
  • Tuomi, Kaj

Abrégé

A method, computer system, and a non-transitory computer-readable storage medium for performing primitive batch binning are disclosed. The method, computer system, and non-transitory computer-readable storage medium include techniques for generating a primitive batch from a plurality of primitives, computing respective bin intercepts for each of the plurality of primitives in the primitive batch, and shading the primitive batch by iteratively processing each of the respective bin intercepts computed until all of the respective bin intercepts are processed.

Classes IPC  ?

  • G06T 15/00 - Rendu d'images tridimensionnelles [3D]

19.

SHARING PACKAGE PINS IN A MULTI-CHIP MODULE (MCM)

      
Numéro d'application 18392072
Statut En instance
Date de dépôt 2023-12-21
Date de la première publication 2024-04-18
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Shen, Yulei
  • Huang, Tyrone Tung
  • Hong, Chen-Kuan

Abrégé

A semiconductor package includes multiple dies that share the same package pin. An output enable register provided on each die is used to select the die that drives an output to the shared pin. A hardware arbitration circuit ensures that two or more dies do not drive an output to the shared pin at the same time.

Classes IPC  ?

  • G06F 13/40 - Structure du bus
  • G06F 13/20 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie
  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe

20.

WIFI PACKET COALESCING

      
Numéro d'application 18194311
Statut En instance
Date de dépôt 2023-03-31
Date de la première publication 2024-04-11
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Holla, Ashwini Chandrashekhara
  • Paul, Indrani
  • Branover, Alexander J.
  • Moreira, Carlos Javier

Abrégé

The disclosed device for packet coalescing includes detecting a trigger condition for initiating packet coalescing of packet traffic and sending, to an endpoint device, a notification to start packet coalescing. The device can observe a status in response to starting the packet coalescing and report a performance of the packet coalescing. A system can include a controller that detects a trigger condition for packet coalescing and notifies an endpoint device via a notification register. The controller can read a status register to report, based on the read status, a packet coalescing performance. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

  • H04L 47/125 - Prévention de la congestion; Récupération de la congestion en équilibrant la charge, p.ex. par ingénierie de trafic
  • H04L 47/11 - Identification de la congestion

21.

WIFI PACKET COALESCING

      
Numéro d'application US2023076175
Numéro de publication 2024/077204
Statut Délivré - en vigueur
Date de dépôt 2023-10-06
Date de publication 2024-04-11
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Holla, Ashwini Chandrashekhara
  • Paul, Indrani
  • Branover, Alexander J.
  • Moreira, Carlos Javier

Abrégé

The disclosed device for packet coalescing includes detecting a trigger condition for initiating packet coalescing of packet traffic and sending, to an endpoint device, a notification to start packet coalescing. The device can observe a status in response to starting the packet coalescing and report a performance of the packet coalescing. A system can include a controller that detects a trigger condition for packet coalescing and notifies an endpoint device via a notification register. The controller can read a status register to report, based on the read status, a packet coalescing performance. Various other methods, systems, and computer-readable media are also disclosed.

Classes IPC  ?

  • H04L 47/43 - Assemblage ou désassemblage de paquets, p.ex. par segmentation et réassemblage [SAR]
  • H04L 43/08 - Surveillance ou test en fonction de métriques spécifiques, p.ex. la qualité du service [QoS], la consommation d’énergie ou les paramètres environnementaux

22.

On-Demand Regulation of Memory Bandwidth Utilization to Service Requirements of Display

      
Numéro d'application 17936809
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Yang, Shang
  • Lei, Jun
  • Phan, Gia Tung
  • Hall, Oswin
  • Tsien, Benjamin
  • Kamat, Narendra

Abrégé

Systems, apparatuses, and methods for prefetching data by a display controller. From time to time, a performance-state change of a memory are performed. During such changes, a memory clock frequency is changed for a memory subsystem storing frame buffer(s) used to drive pixels to a display device. During the performance-state change, memory accesses may be temporarily blocked. To sustain a desired quality of service for the display, a display controller is configured to prefetch data in advance of the performance-state change. In order to ensure the display controller has sufficient memory bandwidth to accomplish the prefetch, bandwidth reduction circuitry in clients of the system are configured to temporarily reduce memory bandwidth of corresponding clients.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

23.

OFF-CHIP MEMORY SHARED BY MULTIPLE PROCESSING NODES

      
Numéro d'application 17937292
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Austin, Michael John
  • Tikhostoup, Dmitri

Abrégé

An apparatus and method for efficiently managing performance among multiple integrated circuits in separate semiconductor chips. In various implementations, a computing system includes at least a first processing node and a second processing node. While processing tasks, the first processing node uses a first memory and the second processing node uses a second memory. A first communication channel transfers data between the first processing node and the second processing node. The first processing node accesses the second memory using a second communication channel different from the first communication channel and supports point-to-point communication. The second memory services access requests from the first and second processing nodes as the access requests are received while foregoing access conflict detection. The first processing node accesses the second memory after determining a particular amount of time has elapsed after reception of an indication from the second processing node specifying that a particular task has begun.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

24.

Quality-of-Service Partition Configuration

      
Numéro d'application 17955613
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Kwong, Tung Chuen
  • Tam, King Chiu
  • Subramaniam, Akila

Abrégé

A scheduler of an apparatus exposes an application programming interface (API) usable to specify quality-of-service (QoS) parameters, e.g., latency, throughput, and so forth. An application, for instance, specifies the QoS parameters for a workload to be processed using a hardware compute unit. The QoS parameters are employed by the scheduler as a basis to configure a partition within a hardware compute unit. The partition is configured such that processing resources that are available via the partition to process the workload comply with the specified quality-of-service.

Classes IPC  ?

  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]
  • G06F 9/54 - Communication interprogramme

25.

Selecting a Tiling Scheme for Processing Instances of Input Data Through a Neural Netwok

      
Numéro d'application 17957508
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Subramaniam, Akila
  • Liu, Ying
  • Kwong, Tung Chuen
  • Noguera, Juanjo

Abrégé

An electronic device uses a tiling scheme selected from among a set of tiling schemes for processing instances of input data through a neural network. Each of the tiling schemes is associated with a different arrangement of portions into which instances of input data are divided for processing in the neural network. In operation, processing circuitry in the electronic device acquires information about a neural network and properties of the processing circuitry. The processing circuitry then selects a given tiling scheme from among a set of tiling schemes based on the information. The processing circuitry next processes instances of input data in the neural network using the given tiling scheme. Processing each instance of input data in the neural network includes dividing the instance of input data into portions based on the given tiling scheme, separately processing each of the portions in the neural network, and combining the respective outputs to generate an output for the instance of input data.

Classes IPC  ?

  • G06K 9/62 - Méthodes ou dispositions pour la reconnaissance utilisant des moyens électroniques
  • G06N 3/04 - Architecture, p.ex. topologie d'interconnexion

26.

CNN SEAMLESS TILE PROCESSING FOR LOW-POWER INFERENCE ACCELERATOR

      
Numéro d'application 17957689
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Kwong, Tung Chuen
  • Liu, Ying
  • Subramaniam, Akila

Abrégé

Methods and devices are provided for processing image data on a sub-frame portion basis using layers of a convolutional neural network. The processing device comprises memory and a processor. The processor is configured to determine, for an input tile of an image, a receptive field via backward propagation and determine a size of the input tile based on the receptive field and an amount of local memory allocated to store data for the input tile. The processor determines whether the amount of local memory allocated to store the data of the input tile and padded data for the receptive field.

Classes IPC  ?

27.

Systems and methods for generating remedy recommendations for power and performance issues within semiconductor software and hardware

      
Numéro d'application 17958116
Numéro de brevet 11994939
Statut Délivré - en vigueur
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Date d'octroi 2024-05-28
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Mousazadeh, Mohammad Hamed
  • Patel, Arpit
  • Sines, Gabor
  • Irshad, Omer
  • Yu, Philippe John Louis
  • Yan, Zongjie
  • Colbert, Ian Charles

Abrégé

The disclosed computer-implemented method for generating remedy recommendations for power and performance issues within semiconductor software and hardware. For example, the disclosed systems and methods can apply a rule-based model to telemetry data to generate rule-based root-cause outputs as well as telemetry-based unknown outputs. The disclosed systems and methods can further apply a root-cause machine learning model to the telemetry-based unknown outputs to analyze deep and complex failure patterns with the telemetry-based unknown outputs to ultimately generate one or more root-cause remedy recommendations that are specific to the identified failure and the client computing device that is experiencing that failure.

Classes IPC  ?

  • G06F 11/07 - Réaction à l'apparition d'un défaut, p.ex. tolérance de certains défauts
  • G06N 20/00 - Apprentissage automatique

28.

REMOTE DISPLAY SYNCHRONIZATION TO PRESERVE LOCAL DISPLAY

      
Numéro d'application 17955651
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Cheng, Jeffrey G.
  • Shen, Yuping
  • Mironov, Mikhail
  • Zhang, Min

Abrégé

A remote display synchronization technique preserves the presence of a local display device for a remotely-rendered video stream. A server and a client device cooperate to dynamically determine a target frame rate for a stream of rendered frames suitable for the current capacities of the server and the client device and networking conditions. The server generates from this target frame rate a synchronization signal that serves as timing control for the rendering process. The client device may provide feedback to instigate a change in the target frame rate, and thus a corresponding change in the synchronization signal. In this approach, the rendering frame rate and the encoding frequency may be “synchronized” in a manner consistent with the capacities of the server, the network, and the client device, resulting in generation, encoding, transmission, decoding, and presentation of a stream of frames that mitigates missed encoding of frames while providing acceptable latency.

Classes IPC  ?

  • A63F 13/355 - Réalisation d’opérations pour le compte de clients ayant des capacités de traitement restreintes, p.ex. serveurs transformant une scène de jeu qui évolue en flux MPEG à transmettre à un téléphone portable ou à un client léger
  • A63F 13/358 - Adaptation du déroulement du jeu en fonction de la charge du réseau ou du serveur, p.ex. pour diminuer la latence due aux différents débits de connexion entre clients
  • H04N 19/132 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’élément, le paramètre ou la sélection affectés ou contrôlés par le codage adaptatif Échantillonnage, masquage ou troncature d’unités de codage, p.ex. ré-échantillonnage adaptatif, saut de trames, interpolation de trames ou masquage de coefficients haute fréquence de transformée

29.

SYNCHRONIZED LOW-POWER VIDEO PLAYBACK

      
Numéro d'application 17956601
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Chow, Wing-Chi
  • Chan, Yee Shun
  • Chorney, Nicholas James
  • Zhu, Minghua

Abrégé

A display processing device includes a display device interface and a processing unit. The processing is configured to transition at least a first component of the display processing system into a low-power state in response to an active region of a first video frame of a plurality of video frames having completed. A second component of the display processing device is configured to maintain a temporal count value corresponding to a current frame line of the plurality of video frames, and further to generate a first signal in response to the temporal count value corresponding to a first trigger value. The first signal causes the at least first component to transition out of the low-power state.

Classes IPC  ?

  • H04N 19/172 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant une image, une trame ou un champ
  • H04N 21/43 - Traitement de contenu ou données additionnelles, p.ex. démultiplexage de données additionnelles d'un flux vidéo numérique; Opérations élémentaires de client, p.ex. surveillance du réseau domestique ou synchronisation de l'horloge du décodeur; Intergiciel de client

30.

MULTI-PASS WRITEBACK WITH SINGLE-PASS DISPLAY CONSUMPTION

      
Numéro d'application 17957105
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Zhou, Jie
  • Chow, Wing-Chi

Abrégé

Techniques described herein allow multi-pass writeback processing of graphical frames (such as those having a high or ultrahigh resolution) to reduce bandwidth for display operations by, for example, splitting an input stream for processing by separate graphical pipelines as two or more spatially segmented portions. After receiving a graphical frame for processing, the graphical frame is spatially segmented into multiple portions. Each of the multiple portions is provided to a respective graphical pipeline of a plurality of graphical pipelines for processing. Each processed portion of the graphical frame is written substantially simultaneously to a corresponding portion of a system memory.

Classes IPC  ?

  • G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline
  • G06T 1/60 - Gestion de mémoire
  • G09G 3/20 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p.ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice
  • G09G 5/393 - Dispositions pour la mise à jour du contenu de la mémoire à mappage binaire

31.

METHOD AND SYSTEM FOR DISTRIBUTING KEYS

      
Numéro d'application US2023031098
Numéro de publication 2024/072591
Statut Délivré - en vigueur
Date de dépôt 2023-08-24
Date de publication 2024-04-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Stewart, Norman Vernon Douglas
  • Doctor, Mihir Shaileshbhai
  • Ahmed, Omar Fakhri
  • Jayanna, Hemaprabhu
  • Traver, John

Abrégé

A method and system for distributing keys in a key distribution system includes receiving a connection for communication from a first component. A determination is made whether the first component requires a key be generated and distributed. Based upon a security mode for the communication, the key generated and distributed to the first component.

Classes IPC  ?

  • G06F 21/57 - Certification ou préservation de plates-formes informatiques fiables, p.ex. démarrages ou arrêts sécurisés, suivis de version, contrôles de logiciel système, mises à jour sécurisées ou évaluation de vulnérabilité
  • H04L 9/08 - Répartition de clés

32.

Frequency/State Based Power Management Thresholds

      
Numéro d'application 17936740
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Yang, Shang

Abrégé

A system and method for determining power-performance state transition thresholds in a computing system. A processor comprises several functional blocks and a power manager. Each of the functional blocks produces data corresponding to an activity level associated with the respective functional block. The power manager determines activity levels of the functional blocks and compares the activity level of a given functional block to a threshold to determine if a power-performance state (P-state) transition is indicated. The threshold is determined in part on a current P-state of the given functional block. When the current P-state of the given functional block is relatively high, the threshold activity level to transition to a higher P-state is higher than it would be if the current P-state were relatively low. The power manager is further configured to determine the thresholds based in part on one or more of a type of circuit being monitored and a type of workload being executed.

Classes IPC  ?

  • G06F 1/3206 - Surveillance d’événements, de dispositifs ou de paramètres initiant un changement de mode d’alimentation

33.

POWER VIA WITH REDUCED RESISTANCE

      
Numéro d'application 17937313
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Schultz, Richard T.
  • Rowhani, Omid

Abrégé

An apparatus and method for efficiently routing power signals across a semiconductor die. In various implementations, an integrated circuit includes, at a first node that receives a power supply reference, a first micro through silicon via (TSV) that traverses through a silicon substrate layer to a backside metal layer. The integrated circuit includes, at a second node that receives the power supply reference, a second micro TSV that physically contacts at least one source region. The integrated circuit includes a first power rail that connects the first micro TSV to the second micro TSV. This power rail replaces contacts between the micro TSVs and a second power rail such as the frontside metal zero (M0) layer. Each of the first power rail, the second power rail, and the backside metal layer provides power connection redundancy that increases charge sharing, improves wafer yield, and reduces voltage droop.

Classes IPC  ?

  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p.ex. structures d'interconnexions enterrées
  • H01L 27/118 - Circuits intégrés à tranche maîtresse

34.

DYNAMIC NODE TRAVERSAL ORDER FOR RAY TRACING

      
Numéro d'application 17956567
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Pankratz, David William John
  • Shkurko, Konstantin I.

Abrégé

Devices and methods for node traversal for ray tracing are provided, which comprise casting a first ray in a space comprising objects represented by geometric shapes, traversing, for the first ray, at least one first node of an accelerated hierarchy structure representing an approximate volume of a group of the geometric shapes and a second node representing a volume of one of the geometric shapes, casting a second ray in the space, selecting, for the second ray, a starting node of traversal based on locations of intersection of the first ray and the second ray and an identifier which identifies one or more nodes intersected by the first ray and traversing, for the second ray, the accelerated hierarchy structure beginning at the starting node of traversal.

Classes IPC  ?

35.

METHOD AND APPARATUS FOR STORING KEYS

      
Numéro d'application 17956587
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (USA)
Inventeur(s)
  • Stewart, Norman Vernon Douglas
  • Doctor, Mihir Shaileshbhai
  • Ahmed, Omar Fakhri
  • Jayanna, Hemaprabhu
  • Traver, John

Abrégé

A method and apparatus for storing keys in a key storage block includes processing a key request. A first key is allocated based upon the key request. The first key is stored in the key storage block, wherein the first key is of a first size and includes a first rule.

Classes IPC  ?

36.

MEMORY ACCESS ENGINE

      
Numéro d'application 17957742
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Ahmed, Omar Fakhri
  • Stewart, Norman Vernon Douglas
  • Doctor, Mihir Shaileshbhai
  • Arbaugh, Jason Todd
  • Kamble, Milind Baburao
  • Ng, Philip
  • Liu, Xiaojian

Abrégé

A technique for servicing a memory request is disclosed. The technique includes obtaining permissions associated with a source and a destination specified by the memory request, obtaining a first set of address translations for the memory request, and executing operations for a first request, using the first set of address translations.

Classes IPC  ?

  • G06F 12/109 - Traduction d'adresses pour espaces adresse virtuels multiples, p.ex. segmentation

37.

LAST USE CACHE POLICY

      
Numéro d'application 17955888
Statut En instance
Date de dépôt 2022-09-29
Date de la première publication 2024-04-04
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Mirza, Jimshed

Abrégé

A processor for implementing a last use cache policy is configured to access data in a portion of a cache, determine that the data in the portion of the cache is no longer needed, and mark the data in the portion of the cache as non-dirty responsive to the determining that the data in the portion of the cache is no longer needed. The marking of the data as non-dirty is indicative that the data in the portion of the cache is not to be evicted from the cache to a memory.

Classes IPC  ?

38.

REQUESTING POWER MANAGEMENT METRICS FOR A PARALLEL ACCELERATED PROCESSOR FOR A VIRTUAL FUNCTION

      
Numéro d'application 17957521
Statut En instance
Date de dépôt 2022-09-30
Date de la première publication 2024-04-04
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Chander, Vignesh

Abrégé

A device includes one or more processors and one or more parallel accelerated processors. Additionally, a system management unit is configured to monitor the one or more parallel accelerated processors and to obtain one or more power management metrics for a parallel accelerated processor. A host driver included in the device is configured to receive a guest request for one or more power management metrics of the parallel accelerated processor from a virtual function of a virtual machine executing on the device, to transmit a host request for the one or more power management metrics from the host driver to the system management unit in response to receiving the guest request, to receive the one or more power management metrics from the system management unit at the host driver, and to transmit the one or more power management metrics from the host driver to the virtual machine.

Classes IPC  ?

  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation

39.

REMOTE DISPLAY SYNCHRONIZATION TO PRESERVE LOCAL DISPLAY

      
Numéro d'application US2023033789
Numéro de publication 2024/072843
Statut Délivré - en vigueur
Date de dépôt 2023-09-27
Date de publication 2024-04-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Cheng, Jeffrey
  • Shen, Yuping
  • Mironov, Mikhail
  • Zhang, Min

Abrégé

A remote display synchronization technique preserves the presence of a local display device for a remotely-rendered video stream. A server and a client device cooperate to dynamically determine a target frame rate for a stream of rendered frames suitable for the current capacities of the server and the client device and networking conditions. The server generates from this target frame rate a synchronization signal that serves as timing control for the rendering process. The client device may provide feedback to instigate a change in the target frame rate, and thus a corresponding change in the synchronization signal. In this approach, the rendering frame rate and the encoding frequency may be "synchronized" in a manner consistent with the capacities of the server, the network, and the client device, resulting in generation, encoding, transmission, decoding, and presentation of a stream of frames that mitigates missed encoding of frames while providing acceptable latency.

Classes IPC  ?

  • H04N 21/242 - Procédés de synchronisation, p.ex. traitement de références d'horloge de programme [PCR]
  • H04N 21/2662 - Contrôle de la complexité du flux vidéo, p.ex. en mettant à l'échelle la résolution ou le débit binaire du flux vidéo en fonction des capacités du client
  • H04N 21/24 - Surveillance de procédés ou de ressources, p.ex. surveillance de la charge du serveur, de la bande passante disponible ou des requêtes effectuées sur la voie montante
  • G06N 3/08 - Méthodes d'apprentissage

40.

ON-DEMAND REGULATION OF MEMORY BANDWIDTH UTILIZATION TO SERVICE REQUIREMENTS OF DISPLAY

      
Numéro d'application US2023073925
Numéro de publication 2024/073231
Statut Délivré - en vigueur
Date de dépôt 2023-09-12
Date de publication 2024-04-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Yang, Shang
  • Lei, Jun
  • Phan, Gia Tung
  • Hall, Oswin
  • Tsien, Benjamin
  • Kamat, Narendra

Abrégé

Systems, apparatuses, and methods for prefetching data by a display controller are proposed. From time to time, a performance-state change of a memory is performed. During such changes, a memory clock frequency is changed for a memory subsystem (220) storing frame buffer(s) (230) used to drive pixels to a display device (250). During the performance-state change, memory accesses may be temporarily blocked. To sustain a desired quality of service for the display, a display controller (150) is configured to prefetch data in advance of the performance-state change. In order to ensure the display controller has sufficient memory bandwidth to accomplish the prefetch, bandwidth reduction circuitry (112A, 112N) in clients (205) of the system are configured to temporarily reduce memory bandwidth of corresponding clients.

Classes IPC  ?

  • G09G 5/00 - Dispositions ou circuits de commande de l'affichage communs à l'affichage utilisant des tubes à rayons cathodiques et à l'affichage utilisant d'autres moyens de visualisation
  • G06F 1/324 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par réduction de la fréquence d’horloge
  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise
  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
  • G06F 12/0862 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p.ex. mémoires cache avec pré-lecture
  • G09G 5/393 - Dispositions pour la mise à jour du contenu de la mémoire à mappage binaire
  • G11C 7/22 - Circuits de synchronisation ou d'horloge pour la lecture-écriture [R-W]; Générateurs ou gestion de signaux de commande pour la lecture-écriture [R-W]
  • G09G 5/395 - Dispositions spécialement adaptées pour le transfert du contenu de la mémoire à mappage binaire vers l'écran

41.

SYSTEMS AND METHODS FOR GENERATING REMEDY RECOMMENDATIONS FOR POWER AND PERFORMANCE ISSUES WITHIN SEMICONDUCTOR SOFTWARE AND HARDWARE

      
Numéro d'application US2023075470
Numéro de publication 2024/073634
Statut Délivré - en vigueur
Date de dépôt 2023-09-29
Date de publication 2024-04-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Mousazadeh, Mohammad Hamed
  • Patel, Arpit
  • Sines, Gabor
  • Irshad, Omer
  • Yu, Philippe John Louis
  • Yan, Zongjie
  • Colbert, Ian Charles

Abrégé

The disclosed computer-implemented method for generating remedy recommendations for power and performance issues within semiconductor software and hardware. For example, the disclosed systems and methods can apply a rule-based model to telemetry data to generate rule-based root-cause outputs as well as telemetry-based unknown outputs. The disclosed systems and methods can further apply a root-cause machine learning model to the telemetry-based unknown outputs to analyze deep and complex failure patterns with the telemetry-based unknown outputs to ultimately generate one or more root-cause remedy recommendations that are specific to the identified failure and the client computing device that is experiencing that failure.

Classes IPC  ?

  • G06F 11/07 - Réaction à l'apparition d'un défaut, p.ex. tolérance de certains défauts
  • G06F 11/22 - Détection ou localisation du matériel d'ordinateur défectueux en effectuant des tests pendant les opérations d'attente ou pendant les temps morts, p.ex. essais de mise en route
  • G06F 11/34 - Enregistrement ou évaluation statistique de l'activité du calculateur, p.ex. des interruptions ou des opérations d'entrée–sortie
  • G06F 21/31 - Authentification de l’utilisateur
  • G06N 20/00 - Apprentissage automatique

42.

DROOP DETECTION AND CONTROL OF DIGITAL FREQUENCY-LOCKED LOOP

      
Numéro d'application 18525071
Statut En instance
Date de dépôt 2023-11-30
Date de la première publication 2024-03-28
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Mazumdar, Kaushik
  • Jain, Ashish
  • Wong, Joyce Cheuk Wai
  • Rodionov, Mikhail

Abrégé

An integrated circuit includes a power supply monitor, a clock generator, and a divider. The power supply monitor is operable to provide a trigger signal in response to a power supply voltage dropping below a threshold voltage. The clock generator is operable to provide a first clock signal having a frequency dependent on a value of a frequency control word, and to change the frequency of the first clock signal over time using a native slope in response to a change in the frequency control word. The divider is responsive to an assertion of the trigger signal to divide a frequency of the first clock signal by a divide value to provide a second clock signal.

Classes IPC  ?

  • H03L 7/08 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase
  • G01R 19/165 - Indication de ce qu'un courant ou une tension est, soit supérieur ou inférieur à une valeur prédéterminée, soit à l'intérieur ou à l'extérieur d'une plage de valeurs prédéterminée

43.

Leveraging an Adaptive Oscillator for Fast Frequency Changes

      
Numéro d'application 17935391
Statut En instance
Date de dépôt 2022-09-26
Date de la première publication 2024-03-28
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Dimitriadis, Sokratis
  • Oreifej, Rashad
  • Jain, Ashish
  • Wong, Joyce Cheuk Wai
  • Kao, Tzyy-Juin

Abrégé

Systems, apparatuses, and methods for managing power and performance in a computing system. A system management unit detects a condition indicating a change in a power-performance state of a given computing unit is indicated. In response to detecting the indication, the system management unit is configured to initiate a change to a frequency of a clock signal generated by an adaptive oscillator by changing a voltage supplied to the adaptive oscillator. The adaptive oscillator is configured to rapidly change a frequency of the clock signal generated in response to detecting a change in a droopy supply voltage of the adaptive oscillator. The new frequency generated by the adaptive oscillator is based in part on a difference between the droopy supply voltage and a regulated supply voltage of the adaptive oscillator.

Classes IPC  ?

  • H03K 5/00 - Transformation d'impulsions non couvertes par l'un des autres groupes principaux de la présente sous-classe
  • G05F 1/46 - Régulation de la tension ou de l'intensité là où la variable effectivement régulée par le dispositif de réglage final est du type continu
  • G06F 1/08 - Générateurs d'horloge ayant une fréquence de base modifiable ou programmable
  • H03K 5/159 - Applications des lignes à retard non couvertes par les sous-groupes précédents

44.

Memory Power Performance State Optimization During Image Display

      
Numéro d'application 17936345
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2024-03-28
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Phan, Gia Tung
  • Jain, Ashish
  • Patel, Chintan S.
  • Tsien, Benjamin
  • Lei, Jun
  • Yang, Shang
  • Hall, Oswin

Abrégé

Systems, apparatuses, and methods for prefetching data by a display controller. From time to time, a performance-state change of a memory are performed. During such changes, a memory clock frequency is changed for a memory subsystem storing frame buffer(s) used to drive pixels to a display device. During the performance-state change, memory accesses may be temporarily blocked. In order to reduce visual artifacts that may occur while the memory accesses are blocked, a memory subsystem includes a control circuit configured to enable a caching mode which caches display data provided to the display controller. Subsequent requests for display data from the display controller are then serviced using the cached data instead of accessing memory.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

45.

DIVERSIFIED VIRTUAL MEMORY

      
Numéro d'application 17954183
Statut En instance
Date de dépôt 2022-09-27
Date de la première publication 2024-03-28
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Stewart, Norman Vernon Douglas
  • Doctor, Mihir Shaileshbhai
  • Ahmed, Omar Fakhri

Abrégé

Systems and methods are disclosed for managing diversified virtual memory by an engine. Techniques disclosed include receiving one or more request messages, each request message including a job descriptor that specifies an operation to be performed on a respective virtual memory space, processing the job descriptors by generating one or more commands for transmission to one or more virtual memory managers, and transmitting the one or more commands to the one or more virtual memory managers (VMMs) for processing.

Classes IPC  ?

  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
  • G06F 12/02 - Adressage ou affectation; Réadressage

46.

METHOD AND SYSTEM FOR DISTRIBUTING KEYS

      
Numéro d'application 17955421
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2024-03-28
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Stewart, Norman Vernon Douglas
  • Doctor, Mihir Shaileshbhai
  • Ahmed, Omar Fakhri
  • Jayanna, Hemaprabhu
  • Traver, John

Abrégé

A method and system for distributing keys in a key distribution system includes receiving a connection for communication from a first component. A determination is made whether the first component requires a key be generated and distributed. Based upon a security mode for the communication, the key generated and distributed to the first component.

Classes IPC  ?

  • H04L 9/40 - Protocoles réseaux de sécurité
  • H04W 12/04 - Gestion des clés, p.ex. par architecture d’amorçage générique [GBA]

47.

MULTI-RESOLUTION GEOMETRIC REPRESENTATION USING BOUNDING VOLUME HIERARCHY FOR RAY TRACING

      
Numéro d'application 17955490
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2024-03-28
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Ikeda, Sho
  • Kulkarni, Paritosh Vijay
  • Harada, Takahiro

Abrégé

Devices and methods for multi-resolution geometric representation for ray tracing are described which include casting a ray in a space comprising objects represented by geometric shapes and approximating a volume of the geometric shapes using an accelerated hierarchy structure. The accelerated hierarchy structure comprises first nodes each representing a volume of one of the geometric shapes in the space and second nodes each representing an approximate volume of a group of the geometric shapes. When the ray is determined to intersect a bounding box of a second node representing one group of the geometric shapes, a selection is made between traversal and non-traversal of other second nodes based on a LOD for representing the volume of the one group of geometric shapes.

Classes IPC  ?

  • G06T 17/10 - Description de volumes, p.ex. de cylindres, de cubes ou utilisant la GSC [géométrie solide constructive]
  • G06T 15/06 - Lancer de rayon
  • G06T 17/00 - Modélisation tridimensionnelle [3D] pour infographie

48.

Power Management Using Temperature Gradient Information

      
Numéro d'application 18148098
Statut En instance
Date de dépôt 2022-12-29
Date de la première publication 2024-03-28
Propriétaire
  • Advanced Micro Devices, Inc (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Clark, Adam Neil Calder
  • Harwani, Anil
  • Mehra, Amitabh

Abrégé

Power management using temperature gradient information is described. In accordance with the described techniques, temperature measurements of a component are obtained from two or more sensors of the component. A temperature of a hotspot of the component is predicted based on the temperature measurements obtained from the two or more sensors of the component. Operation of the component is adjusted based on the predicted temperature of the hotspot.

Classes IPC  ?

49.

Resource Use Orchestration for Multiple Application Instances

      
Numéro d'application 17955266
Statut En instance
Date de dépôt 2022-09-28
Date de la première publication 2024-03-28
Propriétaire
  • Advanced Micro Devices, Inc (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Jiang, Yinan
  • Chang, Haijun
  • Zhang, Guoqing

Abrégé

Resource use orchestration for multiple application instances is described. In accordance with the described techniques, a time interval for accessing a resource is divided into multiple time slots. In one or more implementations, the resource is a graphics processing unit. Each of a plurality of containers associated with an application is assigned to one of the multiple time slots according to a disbursement algorithm. A respective signal offset is provided to each container based on an assigned time slot of the container. The provided signal offsets cause the plurality of containers to access the resource for the application in a predetermined order.

Classes IPC  ?

  • A63F 13/335 - Dispositions d’interconnexion entre des serveurs et des dispositifs de jeu; Dispositions d’interconnexion entre des dispositifs de jeu; Dispositions d’interconnexion entre des serveurs de jeu utilisant des connexions de réseau étendu [WAN] utilisant l’Internet
  • A63F 13/352 - Dispositions d’interconnexion entre des serveurs et des dispositifs de jeu; Dispositions d’interconnexion entre des dispositifs de jeu; Dispositions d’interconnexion entre des serveurs de jeu - Détails des serveurs de jeu comportant des dispositions particulières de serveurs de jeu, p.ex. des serveurs régionaux connectés à un serveur national ou à plusieurs serveurs gérant les partitions de jeu
  • A63F 13/358 - Adaptation du déroulement du jeu en fonction de la charge du réseau ou du serveur, p.ex. pour diminuer la latence due aux différents débits de connexion entre clients

50.

HANDSHAKING MECHANISM FOR CLOCK NETWORK CONTROL

      
Numéro d'application 17953503
Statut En instance
Date de dépôt 2022-09-27
Date de la première publication 2024-03-28
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Pang, Erwin

Abrégé

A method for clock distribution network control includes determining, at a first clock node of a plurality of clock nodes within a clock distribution network, a downstream clock request status. A clock request signal is transmitted by the first clock node to an upstream parent node based on the downstream clock request status. A clock buffer of the first clock node is toggled based at least in part on the clock request signal to the parent node. If the first clock node receives an asserted clock request signal from one or more downstream child nodes and clock acknowledgment signal from the parent node, a clock enable signal is asserted to the clock buffer to output a clock signal to the one or more downstream child nodes.

Classes IPC  ?

  • G06F 1/10 - Répartition des signaux d'horloge

51.

Offset Data Integrity Checks for Latency Reduction

      
Numéro d'application 17945750
Statut En instance
Date de dépôt 2022-09-15
Date de la première publication 2024-03-21
Propriétaire
  • Advanced Micro Devices, Inc (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • An, Shaofeng
  • Sun, Shiqi
  • Tresidder, Michael James
  • Wang, Yanfeng
  • Barnes, Peter Malcolm

Abrégé

Data integrity checks for reducing communication latency is described. A transmitting endpoint transmits data to a receiving endpoint by generating an integrity tag for a first subset of data blocks and a second integrity tag for a second subset of data blocks. In implementations, the first and second integrity tags overlap at least one data block and are offset based on computational complexities of generating the integrity tags. A receiving endpoint generates comparison tags for each of the integrity tags and uses the comparison tags to validate an authenticity of received data. In response to validating the first and second integrity tags, data blocks covered by both the first and second integrity tags are released for use. Additional integrity tags are generated and validated for subsequent subsets of data blocks during data communication, thus reducing latency by offsetting times at which comparison tags are generated and validated.

Classes IPC  ?

  • G06F 21/64 - Protection de l’intégrité des données, p.ex. par sommes de contrôle, certificats ou signatures
  • G06F 16/23 - Mise à jour

52.

FRAMEWORK FOR COMPRESSION-AWARE TRAINING OF NEURAL NETWORKS

      
Numéro d'application 17949082
Statut En instance
Date de dépôt 2022-09-20
Date de la première publication 2024-03-21
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Saeedi, Mehdi
  • Colbert, Ian Charles
  • Amer, Ihab M. A.

Abrégé

Methods and devices are provided for processing data using a neural network. Activations from a previous layer of the neural network are received by a layer of the neural network. Weighted values, to be applied to values of elements of the activations, are determined based on a spatial correlation of the elements and a task error output by the layer. The weighted values are applied to the values of the elements and a combined error is determined based on the task error and the spatial correlation.

Classes IPC  ?

53.

REALTIME CONVERSION OF MACROBLOCKS TO SIGNED DISTANCE FIELDS TO IMPROVE TEXT CLARITY IN VIDEO STREAMING

      
Numéro d'application IB2023058866
Numéro de publication 2024/057148
Statut Délivré - en vigueur
Date de dépôt 2023-09-07
Date de publication 2024-03-21
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Knott, Isabelle Elizabeth

Abrégé

An apparatus and method for performing efficient video transmission. In various implementations, a computing system includes a transmitter sending a video stream to a receiver over a network. Before encoding a video frame, the transmitter identifies a first set of one or more macroblocks of the video frame that includes text. The transmitter replaces pixel color information with pixel distance information for the first set of one or more macroblocks. The transmitter inserts, in metadata information, indications that identify the first set of one or more macroblocks and specify the color values of pixels in the first set of one or more macroblocks. The transmitter encodes the video frame and sends it along with the metadata information to the receiver. The receiver uses the metadata information to reproduce the original pixel colors and maintain text clarity of an image to be depicted on a display device.

Classes IPC  ?

  • H04N 19/167 - Position dans une image vidéo, p.ex. région d'intérêt [ROI]
  • H04N 19/46 - Inclusion d’information supplémentaire dans le signal vidéo pendant le processus de compression
  • H04N 19/117 - Filtres, p.ex. pour le pré-traitement ou le post-traitement
  • H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant un bloc, p.ex. un macrobloc
  • H04N 19/186 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une couleur ou une composante de chrominance

54.

OFFSET DATA INTEGRITY CHECKS FOR LATENCY REDUCTION

      
Numéro d'application US2023074162
Numéro de publication 2024/059691
Statut Délivré - en vigueur
Date de dépôt 2023-09-14
Date de publication 2024-03-21
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • An, Shaofeng
  • Sun, Shiqi
  • Tresidder, Michael James
  • Wang, Yanfeng
  • Barnes, Peter Malcom

Abrégé

Data integrity checks for reducing communication latency is described. A transmitting endpoint transmits data to a receiving endpoint by generating an integrity tag for a first subset of data blocks and a second integrity tag for a second subset of data blocks. In implementations, the first and second integrity tags overlap at least one data block and are offset based on computational complexities of generating the integrity tags. A receiving endpoint generates comparison tags for each of the integrity tags and uses the comparison tags to validate an authenticity of received data. In response to validating the first and second integrity tags, data blocks covered by both the first and second integrity tags are released for use. Additional integrity tags are generated and validated for subsequent subsets of data blocks during data communication, thus reducing latency by offsetting times at which comparison tags are generated and validated.

Classes IPC  ?

  • H04L 9/40 - Protocoles réseaux de sécurité
  • H04L 9/32 - Dispositions pour les communications secrètes ou protégées; Protocoles réseaux de sécurité comprenant des moyens pour vérifier l'identité ou l'autorisation d'un utilisateur du système

55.

DYNAMIC VECTOR LANE BROADCASTING

      
Numéro d'application 17932155
Statut En instance
Date de dépôt 2022-09-14
Date de la première publication 2024-03-14
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Popovic, Josip
  • Mittal, Anshuman

Abrégé

An apparatus and method for efficient power management of multiple integrated circuits. In various implementations, a computing system includes first partition and a second partition. The second partition includes video pre-processing circuitry that identifies regions of a video frame to be presented on a screen or monitor that don't change or regions that can have one or more of resolution and color accuracy be below a threshold. The first partition includes a parallel data processor with one or more compute units, each with multiple lanes of execution. Based on the identified regions, the first partition generates an execution mask indicating which lanes of the compute units are inactive. The parallel data processor copies result data from the active lanes to outputs of the inactive lanes.

Classes IPC  ?

  • G06F 1/3237 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par désactivation de la génération ou de la distribution du signal d’horloge
  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption

56.

REALTIME CONVERSION OF MACROBLOCKS TO SIGNED DISTANCE FIELDS TO IMPROVE TEXT CLARITY IN VIDEO STREAMING

      
Numéro d'application 17931499
Statut En instance
Date de dépôt 2022-09-12
Date de la première publication 2024-03-14
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s) Knott, Isabelle Elizabeth

Abrégé

An apparatus and method for performing efficient video transmission. In various implementations, a computing system includes a transmitter sending a video stream to a receiver over a network. Before encoding a video frame, the transmitter identifies a first set of one or more macroblocks of the video frame that includes text. The transmitter replaces pixel color information with pixel distance information for the first set of one or more macroblocks. The transmitter inserts, in metadata information, indications that identify the first set of one or more macroblocks and specify the color values of pixels in the first set of one or more macroblocks. The transmitter encodes the video frame and sends it along with the metadata information to the receiver. The receiver uses the metadata information to reproduce the original pixel colors and maintain text clarity of an image to be depicted on a display device.

Classes IPC  ?

  • G06T 9/00 - Codage d'image
  • H04N 19/70 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques caractérisés par des aspects de syntaxe liés au codage vidéo, p.ex. liés aux standards de compression

57.

METHOD AND APPARATUS FOR POWER MANAGEMENT OF A GRAPHICS PROCESSING CORE IN A VIRTUAL ENVIRONMENT

      
Numéro d'application 18461712
Statut En instance
Date de dépôt 2023-09-06
Date de la première publication 2024-02-29
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Khodorkovsky, Oleksandr
  • Presant, Stephen D.

Abrégé

A method and apparatus controls power management of a graphics processing core when multiple virtual machines are allocated to the graphics processing core on a much finer-grain level than conventional systems. In one example, the method and apparatus processes a plurality of virtual machine power control setting requests to determine a power control request for a power management unit of a graphics processing core. The method and apparatus then controls power levels of the graphics processing core with the power management unit based on the determined power control request.

Classes IPC  ?

  • G06F 1/3206 - Surveillance d’événements, de dispositifs ou de paramètres initiant un changement de mode d’alimentation
  • G06F 1/324 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par réduction de la fréquence d’horloge

58.

CREATING INTERCONNECTS BETWEEN DIES USING A CROSS-OVER DIE AND THROUGH-DIE VIAS

      
Numéro d'application 18505187
Statut En instance
Date de dépôt 2023-11-09
Date de la première publication 2024-02-29
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Agarwal, Rahul
  • Swaminathan, Raja
  • Alfano, Michael S.
  • Loh, Gabriel H.
  • Smith, Alan D.
  • Wong, Gabriel
  • Mantor, Michael

Abrégé

A semiconductor package includes a first die, a second die, and an interconnect die coupled to a first plurality of through-die vias in the first die and a second plurality of through-die vias in the second die. The interconnect die provides communications pathways the first die and the second die.

Classes IPC  ?

  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
  • H01L 21/50 - Assemblage de dispositifs à semi-conducteurs en utilisant des procédés ou des appareils non couverts par l'un uniquement des groupes
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive

59.

VIDEO ENCODING/DECODING USING DETECTED PATTERN OF PIXEL INTENSITY DIFFERENCES

      
Numéro d'application 18493153
Statut En instance
Date de dépôt 2023-10-24
Date de la première publication 2024-02-15
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Liu, Haibo
  • Amer, Ihab

Abrégé

Methods and apparatus encode image frames using intra-frame prediction by predicting pixels for a block of current pixels, based on a detected spatial pattern of pixel intensity differences among a plurality of neighboring reconstructed pixels to the block of current pixels, and encode a block of pixels of the image frame using the predicted block of reconstructed pixels. Inter-frame prediction is provided by determining whether blocks of pixels in temporally neighboring reconstructed frames corresponding to a candidate motion vector have a pattern of pixel intensity differences among the blocks from temporally neighboring frames. Predicted blocks are produced for a reconstructed frame based on the determined pattern of pixel intensity difference among temporally neighboring frames.

Classes IPC  ?

  • H04N 19/52 - Traitement de vecteurs de mouvement par encodage par encodage prédictif
  • H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant un bloc, p.ex. un macrobloc
  • H04N 19/172 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant une image, une trame ou un champ
  • H04N 19/182 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant un pixel
  • H04N 19/136 - Caractéristiques ou propriétés du signal vidéo entrant
  • H04N 19/593 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage prédictif mettant en œuvre des techniques de prédiction spatiale

60.

APPARATUS AND METHOD FOR PROVIDING SUBSYSTEM PROCESSOR BASED POWER SHIFTING FOR PERIPHERAL DEVICES

      
Numéro d'application 18490397
Statut En instance
Date de dépôt 2023-10-19
Date de la première publication 2024-02-08
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Cueva, Vincent
  • Phan, Gia Tung

Abrégé

A computing device and method controls power consumption of a graphics processing unit in the computing device by the GPU determining an allocated power for the USB device connected through a USB port, such as a USB-C port. The GPU issues allocated power information for the external USB device to cause the allocated power to be provided to the USB device and includes issuing allocated power information to a power delivery (PD) controller that is connected to a USB port. In some implementations, the GPU shifts at least a portion of the allocated power from the USB device back to the GPU in response to a usage change event associated with the USB device for improving GPU performance. The usage change event can be a disconnect event of the USB device, a power renegotiation event between the USB device and the GPU, or any other suitable usage change event.

Classes IPC  ?

  • G06F 1/3228 - Surveillance d’exécution de tâches, p.ex. par utilisation de temporisations d’attente, de commandes d’arrêt ou de commandes d’attente
  • G06F 1/26 - Alimentation en énergie électrique, p.ex. régulation à cet effet
  • G06F 1/3296 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par diminution de la tension d’alimentation ou de la tension de fonctionnement
  • G06F 1/3209 - Surveillance d’une activité à distance, p.ex. au travers de lignes téléphoniques ou de connexions réseau

61.

SEMICONDUCTOR ASSEMBLY INCLUDING MULTIPLE SOLDER MASKS

      
Numéro d'application 17878271
Statut En instance
Date de dépôt 2022-08-01
Date de la première publication 2024-02-01
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Li, Jianguo
  • Topacio, Roden R.

Abrégé

A semiconductor device includes a substrate and a conductive pad coupled to the substrate. A first solder mask is coupled to the substrate and to a portion of the conductive pad so the first solder mask covers the portion of the conductive pad and extends above the conductive pad. A second solder mask is coupled to a portion of the first solder mask and extends above the first solder mask.

Classes IPC  ?

  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

62.

POWER MANAGEMENT BASED ON FRAME SLICING

      
Numéro d'application 18478712
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2024-01-25
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Moghimi, Arash

Abrégé

Systems, apparatuses, and methods for implementing efficient power optimization in a computing system are disclosed. A system management unit configured to track computing activity of a computing device while processing each frame of a plurality of frames. The computing activity is tracked at least for a given period of time comprising a plurality of time slices. The system management unit further correlates a time slice associated with a given frame with a time slice associated with at least one previously processed frame from the plurality of frames, based at least in part on the tracked computing activity. The system management unit predicts a clock frequency to render the given frame, based at least in part on the correlation and renders the given frame using the predicted clock frequency.

Classes IPC  ?

  • G07C 9/00 - Enregistrement de l’entrée ou de la sortie d'une entité isolée
  • B60R 25/24 - Moyens pour enclencher ou arrêter le système antivol par des éléments d’identification électroniques comportant un code non mémorisé par l’utilisateur
  • H04B 17/318 - Force du signal reçu
  • H04B 1/7073 - Aspects de la synchronisation
  • B60R 25/20 - Moyens pour enclencher ou arrêter le système antivol
  • G01S 13/84 - Systèmes utilisant la reradiation d'ondes radio, p.ex. du type radar secondaire; Systèmes analogues dans lesquels des signaux de type continu sont transmis pour la détermination de distance par mesure de phase
  • H01Q 1/32 - Adaptation pour l'utilisation dans ou sur les véhicules routiers ou ferroviaires
  • H01Q 25/04 - Antennes multimodes
  • H04B 7/06 - Systèmes de diversité; Systèmes à plusieurs antennes, c. à d. émission ou réception utilisant plusieurs antennes utilisant plusieurs antennes indépendantes espacées à la station d'émission
  • H04W 4/40 - Services spécialement adaptés à des environnements, à des situations ou à des fins spécifiques pour les véhicules, p.ex. communication véhicule-piétons
  • G07C 9/28 - Enregistrement de l’entrée ou de la sortie d'une entité isolée comportant l’utilisation d’un laissez-passer le laissez-passer permettant le repérage ou signalant la présence
  • H01Q 25/00 - Antennes ou systèmes d'antennes fournissant au moins deux diagrammes de rayonnement
  • H04B 7/15 - Systèmes relais actifs
  • H04W 12/122 - Contre-mesures pour parer aux attaques; Protection contre les dispositifs malveillants
  • H04W 12/128 - Dispositions anti-programmes malveillants, p.ex. protection contre la fraude par SMS ou les programmes malveillants mobiles
  • H04W 12/64 - Sécurité dépendant du contexte dépendant de la proximité utilisant des zones géorepérées

63.

OVERSTRESS DESIGN FOR VERIFICATION

      
Numéro d'application 17861623
Statut En instance
Date de dépôt 2022-07-11
Date de la première publication 2024-01-11
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Akselrod, David
  • Kaganov, Alexander
  • Dahle, David M.
  • Huang, Tyrone

Abrégé

Techniques for implementing an overstress design for verification that reduce production and verification time by enabling a verification system to perform verification of components of a circuit design selectively, accurately, and exhaustively under extreme stress scenarios are disclosed. Circuit nodes in an emulation model are selected and overstress is provided to the nodes such that behavior of the circuit under such extreme stress scenarios is readily observable, enabling designers to produce circuits that are more secure, reliable, and resilient in case of failures. Overstress is provided to the node to enable verification of the emulation model without having to design complex test signal representations to produce extreme stress conditions. A request for manufacture is generated including aspects of the emulation model to enable verification of a fabricated circuit in a similar or identical manner to those used to verify the emulation model.

Classes IPC  ?

  • G06F 30/3308 - Vérification de la conception, p.ex. simulation fonctionnelle ou vérification du modèle par simulation

64.

TECHNIQUES FOR REDUCING PROCESSOR POWER CONSUMPTION

      
Numéro d'application 17854858
Statut En instance
Date de dépôt 2022-06-30
Date de la première publication 2024-01-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Holla, Ashwini Chandrashekhara
  • Duenas, Alexander S.
  • Li, Xinzhe
  • Paul, Indrani
  • Rao, Karthik

Abrégé

Methods and systems are disclosed for managing the power consumed by cores of a system on chip (SoC). Techniques disclosed include obtaining application information that is indicative of an application being executed on the cores, detecting a workload associated with the application, and limiting one or more operating frequencies of the cores responsive to the detection of the workload. Techniques disclosed also include profiling the detected workload and limiting the one or more operating frequencies of the cores based on the profiling.

Classes IPC  ?

  • G06F 1/324 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par réduction de la fréquence d’horloge

65.

Granular clock frequency division using dithering mechanism

      
Numéro d'application 17853323
Numéro de brevet 11955982
Statut Délivré - en vigueur
Date de dépôt 2022-06-29
Date de la première publication 2024-01-04
Date d'octroi 2024-04-09
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s) Pang, Erwin Chi Wang

Abrégé

An apparatus and method for efficiently generating clock signals. An integrated circuit includes multiple clock dividers both at its I/O boundaries and across its semiconductor die. A clock divider receives an input clock signal, and an indication of a reduction factor that is a positive, non-zero and a non-integer value less than one. The clock divider generates an output clock signal based on the input clock signal and the reduction factor. The reduction factor can be an M-bit pattern where M is a positive, non-zero integer greater than one. Therefore, the clock divider generates the output clock signal with a reduced clock rate that has a smallest configurable granularity that is 1/M of the input clock frequency. An asserted bit in the M-bit pattern indicates that the output clock signal should have an asserted value during a corresponding clock cycle of the input clock signal.

Classes IPC  ?

  • H03L 7/197 - Synthèse de fréquence indirecte, c. à d. production d'une fréquence désirée parmi un certain nombre de fréquences prédéterminées en utilisant une boucle verrouillée en fréquence ou en phase en utilisant un diviseur de fréquence ou un compteur dans la boucle une différence de temps étant utilisée pour verrouiller la boucle, le compteur comptant entre des nombres variables dans le temps ou le diviseur de fréquence divisant par un facteur variable dans le temps, p.ex. pour obtenir une division de fréquence
  • H03L 7/08 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase
  • H03L 7/081 - Commande automatique de fréquence ou de phase; Synchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase - Détails de la boucle verrouillée en phase avec un déphaseur commandé additionnel

66.

REGION-OF-INTEREST (ROI)-BASED IMAGE ENHANCEMENT USING A RESIDUAL NETWORK

      
Numéro d'application 17855288
Statut En instance
Date de dépôt 2022-06-30
Date de la première publication 2024-01-04
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Kwong, Tung Chuen
  • Liu, Ying

Abrégé

Region-of-interest (ROI)-based image enhancement using a residual network, including: generating, based on an input image and a residual path of a residual network, a first output corresponding to a region-of-interest of the input image; generating, based on the input image and a skip path of the residual network, a second output; and generating an output image based on the first output and the second output.

Classes IPC  ?

  • G06T 5/00 - Amélioration ou restauration d'image

67.

PLATFORM EFFICIENCY TRACKER

      
Numéro d'application US2023024156
Numéro de publication 2024/006019
Statut Délivré - en vigueur
Date de dépôt 2023-06-01
Date de publication 2024-01-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Meyer, Eric D.
  • Hung, Austin
  • Liu, Tianshu

Abrégé

Systems, apparatuses, and methods for dynamically estimating power losses in a computing system. A system management circuit tracks a state of a computing system and dynamically estimates power losses in the computing system based in part on the state. Based on the estimated power losses, power consumption of the computing system is estimated. In response to detecting reduced power losses in at least a portion of the computing system, the system management circuit is configured to increase a power-performance state of one or more circuits of the computing system while remaining within a power allocation limit of the computing system.

Classes IPC  ?

  • G06F 1/30 - Moyens pour agir en cas de panne ou d'interruption d'alimentation
  • G06F 1/3206 - Surveillance d’événements, de dispositifs ou de paramètres initiant un changement de mode d’alimentation
  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise
  • G06F 1/28 - Surveillance, p.ex. détection des pannes d'alimentation par franchissement de seuils

68.

ADAPTIVE POWER THROTTLING SYSTEM

      
Numéro d'application US2023024163
Numéro de publication 2024/006020
Statut Délivré - en vigueur
Date de dépôt 2023-06-01
Date de publication 2024-01-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Yang, Shang
  • Moghimi, Arash

Abrégé

Systems, apparatuses, and methods for managing power allocation in a computing system. A system management unit detects a condition indicating a change in power is indicated. Such a change may be detecting an indication that a power change is either required, possible, or requested. In response to detecting a reduction in power is indicated, the system management unit identifies currently executing tasks of the computing system and accesses sensitivity data to determine which of a number of computing units (or power domains) to select for power reduction. Based at least in part on the data, a unit is identified that is determined to have a relatively low sensitivity to power state changes under the current operating conditions. A relatively low sensitivity indicates that a change in power to the corresponding unit will not have as significant an impact on overall performance of the computing system than if another unit was selected. Power allocated for the selected unit is then decreased.

Classes IPC  ?

  • G06F 1/3206 - Surveillance d’événements, de dispositifs ou de paramètres initiant un changement de mode d’alimentation
  • G06F 1/324 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par réduction de la fréquence d’horloge
  • G06F 1/329 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par planification de tâches
  • G06F 1/3296 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par diminution de la tension d’alimentation ou de la tension de fonctionnement

69.

DYNAMIC MEMORY RECONFIGURATION

      
Numéro d'application US2023026688
Numéro de publication 2024/006501
Statut Délivré - en vigueur
Date de dépôt 2023-06-30
Date de publication 2024-01-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Fowler, Mark
  • Asaro, Anthony
  • Kalyanasundharam, Vydhyanathan

Abrégé

A processing system including a parallel processing unit selectively allocating pages of memory for interleaving across configurable subsets of channels based on a mode of allocation. In some embodiments, in a first mode, a page of memory is allocated to and interleaved across a plurality of channels, and in a second mode, a page of memory is allocated to and interleaved across a subset of the plurality of channels.

Classes IPC  ?

  • G06F 12/1009 - Traduction d'adresses avec tables de pages, p.ex. structures de table de page
  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

70.

PLATFORM EFFICIENCY TRACKER

      
Numéro d'application 17853759
Statut En instance
Date de dépôt 2022-06-29
Date de la première publication 2024-01-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Meyer, Eric D.
  • Hung, Austin
  • Liu, Tianshu

Abrégé

Systems, apparatuses, and methods for dynamically estimating power losses in a computing system. A system management circuit tracks a state of a computing system and dynamically estimates power losses in the computing system based in part on the state. Based on the estimated power losses, power consumption of the computing system is estimated. In response to detecting reduced power losses in at least a portion of the computing system, the system management circuit is configured to increase a power-performance state of one or more circuits of the computing system while remaining within a power allocation limit of the computing system.

Classes IPC  ?

  • G06F 1/28 - Surveillance, p.ex. détection des pannes d'alimentation par franchissement de seuils
  • G06F 11/30 - Surveillance du fonctionnement

71.

ADAPTIVE POWER THROTTLING SYSTEM

      
Numéro d'application 17854650
Statut En instance
Date de dépôt 2022-06-30
Date de la première publication 2024-01-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Yang, Shang
  • Moghimi, Arash

Abrégé

Systems, apparatuses, and methods for managing power allocation in a computing system. A system management unit detects a condition indicating a change in power is indicated. Such a change may be detecting an indication that a power change is either required, possible, or requested. In response to detecting a reduction in power is indicated, the system management unit identifies currently executing tasks of the computing system and accesses sensitivity data to determine which of a number of computing units (or power domains) to select for power reduction. Based at least in part on the data, a unit is identified that is determined to have a relatively low sensitivity to power state changes under the current operating conditions. A relatively low sensitivity indicates that a change in power to the corresponding unit will not have as significant an impact on overall performance of the computing system than if another unit was selected. Power allocated for the selected unit is then decreased.

Classes IPC  ?

  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]

72.

REST-OF-CHIP POWER OPTIMIZATION THROUGH DATA FABRIC PERFORMANCE STATE MANAGEMENT

      
Numéro d'application 17855054
Statut En instance
Date de dépôt 2022-06-30
Date de la première publication 2024-01-04
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Rao, Karthik
  • Paul, Indrani
  • Lewis, Dana Glenn
  • Ramautarsingh, Brett Danier Anil
  • Lui, Jeffrey Ka-Chun
  • Loganaathan, Prasanthy
  • Huang, Jun
  • Lau, Ho Hin
  • Xu, Zhidong

Abrégé

Methods and systems are disclosed for managing performance states of a data fabric of a system on chip (SoC). Techniques disclosed include determining a performance state of the data fabric based on data fabric bandwidth utilizations of respective components of the SoC. A metric, characteristic of a workload centric to cores of the SoC, is derived from hardware counters, and, based on the metric, it is determined whether to alter the performance state.

Classes IPC  ?

  • G06F 1/26 - Alimentation en énergie électrique, p.ex. régulation à cet effet

73.

USING DISPLAY ILLUMINATION TO IMPROVE FACIAL IMAGE QUALITY FOR LOW LIGHT VIDEO CONFERENCE

      
Numéro d'application 17853349
Statut En instance
Date de dépôt 2022-06-29
Date de la première publication 2024-01-04
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s) Kwong, Tung Chuen

Abrégé

A system and method for automatically adjusting light conditions in a video conference environment are disclosed. A video conferencing system includes a camera to capture an image of a video conference participant and a computing device to evaluate and compensate for lighting conditions. A display device enables the participant to view other video conference participants. Video data captured by the camera is conveyed to the computing device. The computing device is configured to evaluate lighting conditions of a captured image and evaluate the lighting conditions for possible adjustment. Responsive to an evaluation of the lighting conditions, the computing device is configured to automatically generate a light border for display on the display device. The light border is composited with window display data received from a video conference application. The light border generated by the computing device is generated to create an amount of light that compensates for low light, or uneven light, conditions.

Classes IPC  ?

  • H04N 5/262 - Circuits de studio, p.ex. pour mélanger, commuter, changer le caractère de l'image, pour d'autres effets spéciaux

74.

Runtime Aging Compensation and Calibration

      
Numéro d'application 17854577
Statut En instance
Date de dépôt 2022-06-30
Date de la première publication 2024-01-04
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Kushnir, Stephen
  • Moshirvaziri, Mazhar

Abrégé

An apparatus and method for efficiently updating power supply voltages due to degradation from aging. A computing system includes one or more functional units and a runtime voltage calibrator (or calibrator). The calibrator is capable of performing power supply calibration for the one or more supply voltage power rail used by the one or more functional units. The calibrator identifies a particular ground reference power rail that is received by the one or more functional units. The calibrator also identifies a first supply voltage power rail that is received by at least a first functional unit of the one or more functional units. If the runtime voltage calibrator determines that all circuitry that uses the particular ground reference power rail is idle, the calibrator performs power supply calibration for the first supply voltage power rail. The calibrator does not wait for a bootup operation and avoids interference from ground bounce.

Classes IPC  ?

  • G06F 1/3296 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par diminution de la tension d’alimentation ou de la tension de fonctionnement
  • G06F 1/3228 - Surveillance d’exécution de tâches, p.ex. par utilisation de temporisations d’attente, de commandes d’arrêt ou de commandes d’attente

75.

REST-OF-CHIP POWER OPTIMIZATION THROUGH DATA FABRIC PERFORMANCE STATE MANAGEMENT

      
Numéro d'application US2023023251
Numéro de publication 2024/005996
Statut Délivré - en vigueur
Date de dépôt 2023-05-23
Date de publication 2024-01-04
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Rao, Karthik
  • Paul, Indrani
  • Lewis, Dana Glenn
  • Ramautarsingh, Brett Danier Anil
  • Lui, Jeffrey Ka-Chun
  • Loganaathan, Prasanthy
  • Huang, Jun
  • Lau, Ho Hin
  • Xu, Zhidong

Abrégé

Methods and systems are disclosed for managing performance states of a data fabric of a system on chip (SoC). Techniques disclosed include determining a performance state of the data fabric based on data fabric bandwidth utilizations of respective components of the SoC. A metric, characteristic of a workload centric to cores of the SoC, is derived from hardware counters, and, based on the metric, it is determined whether to alter the performance state.

Classes IPC  ?

  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise
  • G06F 1/324 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par réduction de la fréquence d’horloge

76.

CHANNEL ROUTING FOR SIMULTANEOUS SWITCHING OUTPUTS

      
Numéro d'application 17849197
Statut En instance
Date de dépôt 2022-06-24
Date de la première publication 2023-12-28
Propriétaire
  • ATI Technologies ULC (Canada)
  • Advanced Micro Devices, Inc. (USA)
Inventeur(s)
  • Chen, Xuan
  • Hsu, Chih-Hua
  • Jayaraman, Pradeep
  • Aburwein, Abdussalam

Abrégé

A data processor is for accessing a memory having a first pseudo channel and a second pseudo channel. The data processor includes at least one memory accessing agent, a memory controller, and a data fabric. The at least one memory accessing agent generates generating memory access requests including first memory access requests that access the memory. The memory controller provides memory commands to the memory in response to the first memory access requests. The data fabric routes the first memory access requests to a first downstream port in response to a corresponding first memory request accessing the first pseudo channel, and to a second downstream port in response to the corresponding first memory request accessing the second pseudo channel. The memory controller has first and second upstream ports coupled to the first and second downstream ports of the data fabric, respectively, and a downstream port coupled to the memory.

Classes IPC  ?

  • G11C 7/22 - Circuits de synchronisation ou d'horloge pour la lecture-écriture [R-W]; Générateurs ou gestion de signaux de commande pour la lecture-écriture [R-W]
  • G11C 7/10 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
  • G11C 8/18 - Circuits de synchronisation ou d'horloge; Génération ou gestion de signaux de commande d'adresse, p.ex. pour des signaux d'échantillonnage d'adresse de ligne [RAS] ou d'échantillonnage d'adresse de colonne [CAS]
  • G11C 5/02 - Disposition d'éléments d'emmagasinage, p.ex. sous la forme d'une matrice

77.

SMART FEEDBACK DESIGN FOR VERIFICATION

      
Numéro d'application 17846341
Statut En instance
Date de dépôt 2022-06-22
Date de la première publication 2023-12-28
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s) Akselrod, David

Abrégé

Techniques for implementing a smart feedback design for verification that reduce production and verification time by enabling a verification system to perform piecemeal verification of components of a circuit design selectively, accurately, and exhaustively before a final, overall circuit design is completed are disclosed. Circuit nodes in an emulation model are selected and smart feedback is provided to the nodes in response to signals detected at the nodes such that behavior of unavailable or unverified components to be located at the nodes can be simulated. Smart feedback can be provided to the node to enable verification of the emulation model without having to wait for the unverified or unavailable components to be provided or verified. A request for manufacture may be generated including aspects of the emulation model to enable verification of a fabricated circuit in a similar or identical manner to those used to verify the emulation model.

Classes IPC  ?

  • G06F 30/3308 - Vérification de la conception, p.ex. simulation fonctionnelle ou vérification du modèle par simulation
  • G06F 30/27 - Optimisation, vérification ou simulation de l’objet conçu utilisant l’apprentissage automatique, p.ex. l’intelligence artificielle, les réseaux neuronaux, les machines à support de vecteur [MSV] ou l’apprentissage d’un modèle

78.

Assigning bit budgets to parallel encoded video data

      
Numéro d'application 17847120
Numéro de brevet 11985341
Statut Délivré - en vigueur
Date de dépôt 2022-06-22
Date de la première publication 2023-12-28
Date d'octroi 2024-05-14
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Gao, Wei
  • Sines, Gabor
  • Amer, Ihab M. A.
  • Sau, Crystal Yeong-Pian
  • Pan, Feng
  • Liu, Dong

Abrégé

A technique for encoding video is provided. The technique includes for a first portion of a first frame that is encoded by a first encoder in parallel with a second portion of the first frame that is encoded by a second encoder, determining a historical complexity distribution; determining a first bit budget for the first portion of the first frame based on the historical complexity distribution; and encoding the first portion of the first frame by the first encoder, based on the first bit budget.

Classes IPC  ?

  • H04L 65/70 - Mise en paquets adaptés au réseau des données multimédias
  • H04N 19/14 - Complexité de l’unité de codage, p.ex. activité ou estimation de présence de contours
  • H04N 19/146 - Débit ou quantité de données codées à la sortie du codeur
  • H04N 19/172 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant une image, une trame ou un champ
  • H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant un bloc, p.ex. un macrobloc
  • H04N 19/436 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques - caractérisés par les détails de mise en œuvre ou le matériel spécialement adapté à la compression ou à la décompression vidéo, p.ex. la mise en œuvre de logiciels spécialisés utilisant des dispositions de calcul parallélisées

79.

ADAPTIVE THREAD MANAGEMENT FOR HETEROGENOUS COMPUTING ARCHITECTURES

      
Numéro d'application US2023020819
Numéro de publication 2023/249701
Statut Délivré - en vigueur
Date de dépôt 2023-05-03
Date de publication 2023-12-28
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Yi, Donny
  • Paul, Indrani
  • Holla, Ashwini Chandrashekhara

Abrégé

An apparatus and method for efficiently scheduling tasks in a dynamic manner to multiple cores that support a heterogeneous computing architecture. A computing system includes multiple cores with at least two cores being capable of executing instructions of a same instruction set architecture (ISA), and therefore, are architecturally compatible. In an implementation, each of the at least two cores is a general-purpose central processing unit (CPU) core capable of executing instructions of a same ISA. However, the throughput and the power consumption greatly differ between the at least two cores based on their hardware designs. An operating system scheduler assigns a thread to a first core, and the first core measures thread dynamic behavior of the thread over a time interval. Based on the thread dynamic behavior, the scheduler reassigns the thread to a second core different from the first core.

Classes IPC  ?

  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption
  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]

80.

ADAPTIVE THREAD MANAGEMENT FOR HETEROGENOUS COMPUTING ARCHITECTURES

      
Numéro d'application 17846593
Statut En instance
Date de dépôt 2022-06-22
Date de la première publication 2023-12-28
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Yi, Donny
  • Paul, Indrani
  • Holla, Ashwini Chandrashekhara

Abrégé

An apparatus and method for efficiently scheduling tasks in a dynamic manner to multiple cores that support a heterogeneous computing architecture. A computing system includes multiple cores with at least two cores being capable of executing instructions of a same instruction set architecture (ISA), and therefore, are architecturally compatible. In an implementation, each of the at least two cores is a general-purpose central processing unit (CPU) core capable of executing instructions of a same ISA. However, the throughput and the power consumption greatly differ between the at least two cores based on their hardware designs. An operating system scheduler assigns a thread to a first core, and the first core measures thread dynamic behavior of the thread over a time interval. Based on the thread dynamic behavior, the scheduler reassigns the thread to a second core different from the first core.

Classes IPC  ?

  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption
  • G06F 9/38 - Exécution simultanée d'instructions
  • G06F 9/50 - Allocation de ressources, p.ex. de l'unité centrale de traitement [UCT]
  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions

81.

Huffman Packing for Delta Compression

      
Numéro d'application 17850546
Statut En instance
Date de dépôt 2022-06-27
Date de la première publication 2023-12-28
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Elsayed, Yaser
  • Serah, Angel
  • Xie, Jing

Abrégé

Huffman packing for delta compression is described. In accordance with the described techniques, delta values between neighboring elements of a data block are generated using delta compression. The delta values are transformed according to a transformation algorithm. The transformed delta values are packed using Huffman encoding to generate compressed data that corresponds to the data block.

Classes IPC  ?

  • H03M 7/32 - Conversion en, ou à partir d'une modulation delta, c. à d. une modulation différentielle à un bit
  • H03M 7/40 - Conversion en, ou à partir de codes de longueur variable, p.ex. code Shannon-Fano, code Huffman, code Morse
  • H03M 7/30 - Compression; Expansion; Elimination de données inutiles, p.ex. réduction de redondance

82.

CHANNEL ROUTING FOR SIMULTANEOUS SWITCHING OUTPUTS

      
Numéro d'application US2023024916
Numéro de publication 2023/249826
Statut Délivré - en vigueur
Date de dépôt 2023-06-09
Date de publication 2023-12-28
Propriétaire
  • ATI TECHNOLOGIES ULC (Canada)
  • ADVANCED MICRO DEVICES, INC. (USA)
Inventeur(s)
  • Chen, Xuan
  • Hsu, Chih-Hua
  • Jayaraman, Pradeep
  • Aburwein, Abdussalam

Abrégé

A data processor is for accessing a memory having a first pseudo channel and a second pseudo channel. The data processor includes at least one memory accessing agent, a memory controller, and a data fabric. The at least one memory accessing agent generates generating memory access requests including first memory access requests that access the memory. The memory controller provides memory commands to the memory in response to the first memory access requests. The data fabric routes the first memory access requests to a first downstream port in response to a corresponding first memory request accessing the first pseudo channel, and to a second downstream port in response to the corresponding first memory request accessing the second pseudo channel. The memory controller has first and second upstream ports coupled to the first and second downstream ports of the data fabric, respectively, and a downstream port coupled to the memory.

Classes IPC  ?

  • G11C 11/4093 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p.ex. mémoires tampon de données
  • G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
  • G11C 11/408 - Circuits d'adressage
  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

83.

Adaptive Digital Content Preprocessing based on Bitrate

      
Numéro d'application 17845377
Statut En instance
Date de dépôt 2022-06-21
Date de la première publication 2023-12-21
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Younan, Marvin
  • Amer, Ihab
  • Pan, Feng

Abrégé

Adaptive digital content preprocessing techniques based on a bitrate are described. In an implementation, a parameter of a preprocessing module is set based on a target bitrate. The parameter specifies an amount of preprocessing to be performed in preprocessing digital content. Preprocessed digital content is generated by preprocessing the digital content by the specified amount using the preprocessing module. Encoded digital content is generated by compressing the preprocessed digital content using a compression technique by an encoder. The encoded digital content is then transmitted for communication at the target bitrate.

Classes IPC  ?

  • H04N 21/2662 - Contrôle de la complexité du flux vidéo, p.ex. en mettant à l'échelle la résolution ou le débit binaire du flux vidéo en fonction des capacités du client
  • H04N 19/117 - Filtres, p.ex. pour le pré-traitement ou le post-traitement
  • H04N 19/136 - Caractéristiques ou propriétés du signal vidéo entrant
  • H04N 21/24 - Surveillance de procédés ou de ressources, p.ex. surveillance de la charge du serveur, de la bande passante disponible ou des requêtes effectuées sur la voie montante

84.

MULTI-GPU DEVICE PCIE TOPOLOGY RETRIEVAL IN GUEST VM

      
Numéro d'application 17839821
Statut En instance
Date de dépôt 2022-06-14
Date de la première publication 2023-12-14
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Jiang, Yinan
  • Liu, Shaoyun

Abrégé

A system and method for efficiently scheduling tasks to multiple endpoint devices are described. In various implementations, a computing system has a physical hardware topology that includes multiple endpoint devices and one or more general-purpose central processing units (CPUs). A virtualization layer is added between the hardware of the computing system and an operating system that creates a guest virtual machine (VM) with multiple endpoint devices. The guest VM utilizes a guest VM topology that is different from the physical hardware topology. The processor of an endpoint device that runs the guest VM accesses a table of latency information for one or more pairs of endpoints of the guest VM based on physical hardware topology, rather than based on the guest VM topology. The processor schedules tasks on paths between endpoint devices based on the table.

Classes IPC  ?

  • G06F 9/455 - Dispositions pour exécuter des programmes spécifiques Émulation; Interprétation; Simulation de logiciel, p.ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
  • G06F 9/48 - Lancement de programmes; Commutation de programmes, p.ex. par interruption

85.

MEMORY POOLS IN A MEMORY MODEL FOR A UNIFIED COMPUTING SYSTEM

      
Numéro d'application 18455479
Statut En instance
Date de dépôt 2023-08-24
Date de la première publication 2023-12-14
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Asaro, Anthony
  • Normoyle, Kevin
  • Hummel, Mark

Abrégé

A method and system for providing memory in a computer system. The method includes receiving a memory access request for a shared memory address from a processor, mapping the received memory access request to at least one virtual memory pool to produce a mapping result, and providing the mapping result to the processor.

Classes IPC  ?

  • G06F 12/1036 - Traduction d'adresses utilisant des moyens de traduction d’adresse associatifs ou pseudo-associatifs, p.ex. un répertoire de pages actives [TLB] pour espaces adresse virtuels multiples, p.ex. segmentation
  • G06F 12/08 - Adressage ou affectation; Réadressage dans des systèmes de mémoires hiérarchiques, p.ex. des systèmes de mémoire virtuelle
  • G06F 12/06 - Adressage d'un bloc physique de transfert, p.ex. par adresse de base, adressage de modules, extension de l'espace d'adresse, spécialisation de mémoire
  • G06F 12/02 - Adressage ou affectation; Réadressage
  • G06F 12/109 - Traduction d'adresses pour espaces adresse virtuels multiples, p.ex. segmentation

86.

Adaptive Decoder-Driven Encoder Reconfiguration

      
Numéro d'application 17838552
Statut En instance
Date de dépôt 2022-06-13
Date de la première publication 2023-12-14
Propriétaire
  • Advanced Micro Devices, Inc (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Amer, Ihab
  • Sines, Gabor
  • Liu, Haibo
  • Mammou, Khaled
  • Iyer, Arun Sundaresan

Abrégé

Adaptive decoder-drive encoder reconfiguration techniques are described. In one example, techniques include detecting an operational condition at a consumer using a sensor, the consumer receiving a communication of digital content from an encoder; generating an adaptation instruction by the decoder based on the detecting; transmitting the adaptation instruction by the decoder for receipt by the encoder; and receiving an adapted communication of the digital content generated by the encoder, the adapted communication caused by reconfiguration of the encoder based on the adaptation instruction received from the decoder.

Classes IPC  ?

  • H04N 21/2343 - Traitement de flux vidéo élémentaires, p.ex. raccordement de flux vidéo ou transformation de graphes de scènes MPEG-4 impliquant des opérations de reformatage de signaux vidéo pour la distribution ou la mise en conformité avec les requêtes des utilisateurs finaux ou les exigences des dispositifs des utilisateurs finaux
  • H04N 21/4402 - Traitement de flux élémentaires vidéo, p.ex. raccordement d'un clip vidéo récupéré d'un stockage local avec un flux vidéo en entrée ou rendu de scènes selon des graphes de scène MPEG-4 impliquant des opérations de reformatage de signaux vidéo pour la redistribution domestique, le stockage ou l'affichage en temps réel
  • H04N 21/442 - Surveillance de procédés ou de ressources, p.ex. détection de la défaillance d'un dispositif d'enregistrement, surveillance de la bande passante sur la voie descendante, du nombre de visualisations d'un film, de l'espace de stockage disponible dans l

87.

DYNAMIC REPARTITION OF MEMORY PHYSICAL ADDRESS MAPPING

      
Numéro d'application 18208639
Statut En instance
Date de dépôt 2023-06-12
Date de la première publication 2023-11-30
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Greathouse, Joseph L.
  • Smith, Alan D.
  • Duran, Francisco L.
  • Kuehling, Felix
  • Asaro, Anthony

Abrégé

Systems and methods for dynamic repartitioning of physical memory address mapping involve relocating data stored at one or more physical memory locations of one or more memory devices to another memory device or mass storage device, repartitioning one or more corresponding physical memory maps to include new mappings between physical memory addresses and physical memory locations of the one or more memory devices, then loading the relocated data back onto the one or more memory devices at physical memory locations determined by the new physical address mapping. Such dynamic repartitioning of the physical memory address mapping does not require a processing system to be rebooted and has various applications in connection with interleaving reconfiguration and error correcting code (ECC) reconfiguration of the processing system.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
  • G06F 12/06 - Adressage d'un bloc physique de transfert, p.ex. par adresse de base, adressage de modules, extension de l'espace d'adresse, spécialisation de mémoire

88.

TEXTURE DECOMPRESSION TECHNIQUES

      
Numéro d'application 18447929
Statut En instance
Date de dépôt 2023-08-10
Date de la première publication 2023-11-30
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Iourcha, Konstantine
  • Pomianowski, Andrew S.C.

Abrégé

A system and method for texture decompression is described. The method comprises receiving a compressed texture block including two or more disjoint subsets of data and decompressing the compressed texture block. The decompressing includes decompressing each of the two or more disjoint subsets in the compressed texture block to form texels. The two or more disjoint subsets include a first disjoint subset having a first set of color endpoints and a first index value for a first texel, and a second disjoint subset having a second set of color endpoints.

Classes IPC  ?

  • H04N 19/426 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques - caractérisés par les détails de mise en œuvre ou le matériel spécialement adapté à la compression ou à la décompression vidéo, p.ex. la mise en œuvre de logiciels spécialisés caractérisés par les dispositions des mémoires utilisant des procédés de diminution de taille de mémoire
  • H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p.ex. un objet la zone étant un bloc, p.ex. un macrobloc
  • H04N 19/119 - Aspects de subdivision adaptative, p.ex. subdivision d’une image en blocs de codage rectangulaires ou non
  • H04N 19/46 - Inclusion d’information supplémentaire dans le signal vidéo pendant le processus de compression
  • H04N 19/60 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant un codage par transformée
  • H04N 19/96 - Codage au moyen d'une arborescence, p.ex. codage au moyen d'une arborescence quadratique
  • H04N 19/154 - Qualité visuelle après décodage mesurée ou estimée de façon subjective, p.ex. mesure de la distorsion
  • H04N 19/54 - Estimation de mouvement autre que basée sur les blocs utilisant des points ou des maillages caractéristiques
  • G06T 9/00 - Codage d'image
  • H04N 19/182 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c. à d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant un pixel

89.

Address Translation Services Buffer

      
Numéro d'application 18228501
Statut En instance
Date de dépôt 2023-07-31
Date de la première publication 2023-11-23
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Ng, Philip
  • Patel, Vinay

Abrégé

An address translation buffer or ATB is provided for emulating or implementing the PCIe (Peripheral Component Interface Express) ATS (Address Translation Services) protocol within a PCIe-compliant device. The ATB operates in place of (or in addition to) an address translation cache (ATC), but is implemented in firmware or hardware without requiring the robust set of resources associated with a permanent hardware cache (e.g., circuitry for cache control and lookup). A component of the device (e.g., a DMA engine) requests translation of an untranslated address, via a host input/output memory management unit for example, and the response (including a translated address) is stored in the ATB for use for a single DMA operation (which may involve multiple transactions across the PCIe bus).

Classes IPC  ?

  • G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p.ex. acces direct à la mémoire, vol de cycle

90.

DYNAMIC CACHE BYPASS FOR POWER SAVINGS

      
Numéro d'application US2023019216
Numéro de publication 2023/211749
Statut Délivré - en vigueur
Date de dépôt 2023-04-20
Date de publication 2023-11-02
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Tsien, Benjamin
  • Patel, Chintan S.
  • Kalyanasundharam, Vydhyanathan
  • Yang, Shang

Abrégé

A technique for operating a cache is disclosed. The technique includes in response to a power down trigger that indicates that the cache effectiveness is considered to be low, powering down the cache.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
  • G06F 12/0802 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p.ex. mémoires cache

91.

PLATFORM POWER MANAGER FOR RACK LEVEL POWER AND THERMAL CONSTRAINTS

      
Numéro d'application 18213596
Statut En instance
Date de dépôt 2023-06-23
Date de la première publication 2023-11-02
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Paul, Indrani
  • Sambamurthy, Sriram
  • Hewitt, Larry David
  • Lepak, Kevin M.
  • Naffziger, Samuel D.
  • Clark, Adam Neil Calder
  • Grenat, Aaron Joseph
  • Liepe, Steven Frederick
  • Shyamasundar, Sandhya
  • Choi, Wonje
  • Lewis, Dana Glenn
  • Piga, Leonardo De Paula Rosa

Abrégé

Platform power management includes boosting performance in a platform power boost mode or restricting performance to keep a power or temperature under a desired threshold in a platform power cap mode. Platform power management exploits the mutually exclusive nature of activities and the associated headroom created in a temperature and/or power budget of a server platform to boost performance of a particular component while also keeping temperature and/or power below a threshold or budget.

Classes IPC  ?

  • G06F 1/3225 - Surveillance de dispositifs périphériques de mémoires
  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise

92.

ALTERNATIVE PROTOCOL OVER PHYSICAL LAYER

      
Numéro d'application 18216908
Statut En instance
Date de dépôt 2023-06-30
Date de la première publication 2023-10-26
Propriétaire
  • ATI Technologies ULC (Canada)
  • Advanced Micro Devices, Inc. (USA)
Inventeur(s)
  • Caruk, Gordon
  • Steinman, Maurice B.
  • Talbot, Gerald R.
  • Macri, Joseph D.

Abrégé

A link controller includes a Peripheral Component Interconnect Express (PCIe) physical layer circuit for coupling to a communication link and providing a data path over the communication link, a first data link layer controller which operates according to a PCIe protocol, and a second data link layer controller which operates according to a non-PCIe protocol. A multiplexer-demultiplexer selectively connects both data link layer controllers to the PCIe physical layer circuit. A protocol translation circuit is coupled between the multiplexer-demultiplexer and the second data link layer controller, the protocol translation circuit receiving traffic data from the second data link layer controller in a non-PCIe format, encapsulating the non-PCIe format in a PCIe format, and passing traffic data to the multiplexer-demultiplexer circuit.

Classes IPC  ?

  • G06F 13/42 - Protocole de transfert pour bus, p.ex. liaison; Synchronisation
  • G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire

93.

Dynamic cache bypass for power savings

      
Numéro d'application 17730041
Numéro de brevet 11899520
Statut Délivré - en vigueur
Date de dépôt 2022-04-26
Date de la première publication 2023-10-26
Date d'octroi 2024-02-13
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Jain, Ashish
  • Tsien, Benjamin
  • Patel, Chintan S.
  • Kalyanasundharam, Vydhyanathan
  • Yang, Shang

Abrégé

A technique for operating a cache is disclosed. The technique includes in response to a power down trigger that indicates that the cache effectiveness is considered to be low, powering down the cache.

Classes IPC  ?

  • G06F 1/32 - Moyens destinés à économiser de l'énergie
  • G06F 1/3287 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise par la mise hors tension d’une unité fonctionnelle individuelle dans un ordinateur
  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise
  • G06F 12/0891 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p.ex. mémoires cache utilisant des moyens d’effacement, d’invalidation ou de réinitialisation

94.

Transmission of address translation type packets

      
Numéro d'application 18334143
Numéro de brevet 11994996
Statut Délivré - en vigueur
Date de dépôt 2023-06-13
Date de la première publication 2023-10-26
Date d'octroi 2024-05-28
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s) Christidis, Kostantinos Danny

Abrégé

Apparatuses, systems and methods for routing requests and responses targeting a shared resource. A queue in a communication fabric is located in a path between the requesters and a shared resource. In some embodiments, the shared resource is a shared address translation cache stored in an endpoint. The physical channel between the queue and the shared resource supports multiple virtual channels. The queue assigns at least one entry to each virtual channel of a group of virtual channels where the group includes a virtual channel for each address translation request type from a single requester of the multiple requesters. When the at least one entry for a given requester is de-allocated, the queue allocates this entry only with requests from the assigned virtual channel even if the empty entry is the only available entry of the queue.

Classes IPC  ?

  • G06F 12/0873 - Mappage de mémoire de mémoire cache vers des dispositifs ou des parties de dispositifs de stockage
  • G06F 12/14 - Protection contre l'utilisation non autorisée de mémoire
  • H04L 41/08 - Gestion de la configuration des réseaux ou des éléments de réseau
  • H04L 49/90 - Dispositions de mémoires tampon
  • H04L 61/25 - Correspondance entre adresses du même type
  • H04L 12/46 - Interconnexion de réseaux

95.

DESIGN OF AN INTEGRATED CIRCUIT USING MULTIPLE AND DIFFERENT PROCESS CORNERS

      
Numéro d'application 17722009
Statut En instance
Date de dépôt 2022-04-15
Date de la première publication 2023-10-19
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Schaefer, Alexander W.
  • Joyce, Robin Andrew
  • Kittle, Shaun M.
  • Swanstrom, Scott Eugene
  • Czaban, Josef Alexander

Abrégé

A system and method for creating layout for semiconductor chips are described. In various implementations, an integrated circuit includes at least a first functional block and a second functional block. The first functional block includes circuitry that has a first set of parameters of a first process corner. The second functional block includes circuitry that has a second set of parameters of a second process corner different from the first set of parameters of the first process corner. For a same set of operating conditions, the second functional block has device characteristics different from device characteristics of the first functional block based on the first process corner and the second process corner being different from one another. The integrated circuit is fabricated with a process corner mask that indicates which areas of the die use the first process corner and which areas use the second process corner.

Classes IPC  ?

  • G06F 30/392 - Conception de plans ou d’agencements, p.ex. partitionnement ou positionnement
  • G03F 1/68 - Procédés de préparation non couverts par les groupes

96.

APPLICATION PROFILING FOR POWER-PERFORMANCE MANAGEMENT

      
Numéro d'application 18339963
Statut En instance
Date de dépôt 2023-06-22
Date de la première publication 2023-10-19
Propriétaire ATI Technologies ULC (Canada)
Inventeur(s)
  • Pezeshgi, Shahriar
  • Huang, Jun
  • Mousazadeh, Mohammad Hamed
  • Duenas, Alexander S.

Abrégé

A processing apparatus is provided which includes memory configured to store hardware parameter settings for each of a plurality of applications. The processing apparatus also includes a processor in communication with the memory configured to store, in the memory, the hardware parameter settings, identify one of the plurality of applications as a currently executing application and control an operation of hardware by tuning a plurality of hardware parameters according to the stored hardware parameter settings for the identified application.

Classes IPC  ?

  • G06F 1/3234 - Gestion de l’alimentation, c. à d. passage en mode d’économie d’énergie amorcé par événements Économie d’énergie caractérisée par l'action entreprise
  • G06F 9/4401 - Amorçage
  • G06F 9/445 - Chargement ou démarrage de programme

97.

METHOD, SYSTEM, AND APPARATUS FOR SUPPORTING MULTIPLE ADDRESS SPACES TO FACILITATE DATA MOVEMENT

      
Numéro d'application 18331754
Statut En instance
Date de dépôt 2023-06-08
Date de la première publication 2023-10-05
Propriétaire ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Raval, Nippon
  • Ng, Philip
  • Dobrin, Rostislav S.

Abrégé

Methods, systems, and apparatuses provide support for multiple address spaces in order to facilitate data movement. One apparatus includes an input/output memory management unit (IOMMU) comprising: a plurality of memory-mapped input/output (MMIO) registers that map memory address spaces belonging to the IOMMU and at least a second IOMMU; and hardware control logic operative to: synchronize the plurality of MMIO registers of the at least the second IOMMU; receive, from a peripheral component endpoint coupled to the IOMMU, a direct memory access (DMA) request, the DMA request to a memory address space belonging to the at least the second IOMMU; access the plurality of MMIO registers of the IOMMU based on context data of the DMA request; and access, from the IOMMU, a function assigned to the memory address space belonging to the at least the second IOMMU based on the accessed plurality of MMIO registers.

Classes IPC  ?

  • G06F 12/06 - Adressage d'un bloc physique de transfert, p.ex. par adresse de base, adressage de modules, extension de l'espace d'adresse, spécialisation de mémoire
  • G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p.ex. acces direct à la mémoire, vol de cycle
  • G06F 13/42 - Protocole de transfert pour bus, p.ex. liaison; Synchronisation

98.

DETECTING PERSONAL-SPACE VIOLATIONS IN ARTIFICIAL INTELLIGENCE BASED NON-PLAYER CHARACTERS

      
Numéro d'application 17709904
Statut En instance
Date de dépôt 2022-03-31
Date de la première publication 2023-10-05
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Saeedi, Mehdi
  • Colbert, Ian Charles
  • Perry, Thomas Daniel
  • Sines, Gabor

Abrégé

Systems, apparatuses, and methods for detecting personal-space violations in artificial intelligence (AI) based non-player characters (NPCs) are disclosed. An AI engine creates a NPC that accompanies and/or interacts with a player controlled by a user playing a video game. During gameplay, measures of context-dependent personal space around the player and/or one or more NPCs are generated. A control circuit monitors the movements of the NPC during gameplay and determines whether the NPC is adhering to or violating the measures of context-dependent personal space. The control circuit can monitor the movements of multiple NPCs simultaneously during gameplay, keeping a separate score for each NPC. After some amount of time has elapsed, the scores of the NPCs are recorded, and then the scores are provided to a machine learning engine to retrain the AI engines controlling the NPCs.

Classes IPC  ?

  • A63F 13/56 - Calcul des mouvements des personnages du jeu relativement à d’autres personnages du jeu, à d’autres objets ou d'autres éléments de la scène du jeu, p.ex. pour simuler le comportement d’un groupe de soldats virtuels ou pour l’orientation d’un personna

99.

STACK-BASED RAY TRAVERSAL WITH DYNAMIC MULTIPLE-NODE ITERATIONS

      
Numéro d'application US2023013646
Numéro de publication 2023/183108
Statut Délivré - en vigueur
Date de dépôt 2023-02-22
Date de publication 2023-09-28
Propriétaire
  • ADVANCED MICRO DEVICES, INC. (USA)
  • ATI TECHNOLOGIES ULC (Canada)
Inventeur(s)
  • Skinner, Daniel James
  • Livesley, Michael John
  • Pankratz, David William John

Abrégé

A technique for performing ray tracing operations is provided, The technique includes, in response to detecting that a threshold number of traversal stage work-items of a wavefront have terminated, increasing intersection test parallelization for non-terminated work-items..

Classes IPC  ?

  • G06T 15/06 - Lancer de rayon
  • G06T 15/00 - Rendu d'images tridimensionnelles [3D]
  • G06T 1/20 - Architectures de processeurs; Configuration de processeurs p.ex. configuration en pipeline

100.

Stack-based ray traversal with dynamic multiple-node iterations

      
Numéro d'application 17844677
Numéro de brevet 11908065
Statut Délivré - en vigueur
Date de dépôt 2022-06-20
Date de la première publication 2023-09-21
Date d'octroi 2024-02-20
Propriétaire
  • Advanced Micro Devices, Inc. (USA)
  • ATI Technologies ULC (Canada)
Inventeur(s)
  • Skinner, Daniel James
  • Livesley, Michael John
  • Pankratz, David William John

Abrégé

A technique for performing ray tracing operations is provided. The technique includes, in response to detecting that a threshold number of traversal stage work-items of a wavefront have terminated, increasing intersection test parallelization for non-terminated work-items.

Classes IPC  ?

  • G06T 15/06 - Lancer de rayon
  • G06T 17/10 - Description de volumes, p.ex. de cylindres, de cubes ou utilisant la GSC [géométrie solide constructive]
  • G06T 15/08 - Rendu de volume
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