A memory device in which, in a plan view, a plurality of pages are aligned in a column direction on a substrate and are formed by a plurality of memory cells aligned in a row direction, the memory device being characterized in that the memory cells included in each page have a semiconductor matrix, and at both ends of the semiconductor matrix, a first and second impurity layers, a first gate conductor layer, a second gate conductor layer, a third gate conductor layer, and a channel semiconductor layer, the first impurity layer of the memory cell is connected to a source line and the second impurity layer is connected to a bit line, the first gate conductor layer is connected to a first selection gate line, the second gate conductor layer is connected to a plate line, the third gate conductor layer is connected to a second selection gate line, and at the completion of a page write operation and a page read operation, the voltage of the plate line is brought to a negative voltage less than 0V by capacitive coupling of the first and second selection gate lines to the plate line, thereby improving the data retention property of a write memory cell.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
H10B 99/00 - Matière non prévue dans les autres groupes de la présente sous-classe
The present invention provides a memory device using a semiconductor element, the memory device comprising, in the vertical direction from the bottom, two layered memory cells including a first impurity layer, a first gate conductor layer, a second gate conductor layer, a second impurity layer, a third gate conductor layer, a fourth gate conductor layer, and a third impurity layer on a P-layer substrate, each of the memory cells performing a data write operation, a data read operation, and a data erase operation according to a voltage applied thereto. The memory device is characterized in that: the first impurity layer is connected to a first bit line; one of the first gate conductor layer and the second gate conductor layer is connected to a word line and the other one thereof is connected to a plate line; the third gate conductor layer is connected to the same word line or plate line as that connected to the second gate conductor layer; the fourth gate conductor layer is connected to the same word line or plate line as that connected to the first gate conductor layer; the second impurity layer is connected to a source line; and the third impurity layer is connected to a second bit line.
This memory device, in which in a plan view on a substrate, a page is formed by a plurality of memory cells arranged in the row direction and a plurality of the pages are arranged in the column direction, is characterized in that: the memory cells included in each page have a semiconductor matrix, a first impurity layer on both ends of the semiconductor matrix, a second impurity layer, a first gate conductor layer, a second gate conductor layer, and a channel semiconductor layer; the first impurity layer of the memory cell connects to a source line, the second impurity layer connects to a bit line, one among the first gate conductor layer and the second gate conductor layer connects to a word line, and the other connects to a plate line; a voltage applied across the source line, bit line, word line, and plate line is controlled to perform a page erase operation, a page write operation, and a page read operation; and a first operation in which data of a first page is output to an input/output circuit via a sense amplifier circuit, and a second operation in which data of a second page on the same bank as the first page is read out by the bit line, are performed in parallel.
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
H10B 99/00 - Matière non prévue dans les autres groupes de la présente sous-classe
4.
MEMORY DEVICE IN WHICH SEMICONDUCTOR ELEMENT IS USED
An N+layer 21a, a P layer 22a, an N+layer 21b, a P layer 22b, and an N+layer 21b are provided in sequence from below in the vertical direction on a P-layer substrate 19. There are provided a first gate insulation layer 26a surrounding the P layer 22b, a second gate insulation layer 26b surrounding the P layer 22b, a first gate conductor layer 27a and a second gate conductor layer 29a surrounding the first gate insulation layer 26a, and a third gate conductor layer 29b and a fourth gate conductor layer 27b surrounding the second gate insulation layer 26b. There are also provided a wiring layer 21a connected to an N+layer 20a, a wiring layer 30 connected to an N+layer 20b, and a wiring layer 21b connected to an N+ layer 20c. In plan view, the first gate conductor layer 27a, the second gate conductor layer 29a, the wiring layer 30, the third gate conductor layer 29b, and the fourth gate conductor layer 27b have the same shape and are orthogonal to the wiring layers 21a, 21b.
This memory device having, on a substrate in a plan view, a plurality of pages which are each formed by a plurality of memory cells arrayed in the row direction and which are arrayed in the column direction is characterized in that: the memory cells included in each of the pages each have a semiconductor matrix, a first impurity layer and a second impurity layer at both ends of the semiconductor matrix, a first gate conductive layer, a second gate conductive layer, and a channel semiconductor layer; the first impurity layer in the memory cell is connected to a source line; the second impurity layer is connected to a bit line; either of the first gate conductive layer and the second gate conductive layer is connected to a word line; and the other is connected to a plate line. The memory device is also characterized by continuously performing, through the control of voltages applied to the source line, the bit line, the word line, and the plate line, a page erase operation and a page write operation without performing a reset operation to return the voltage applied to the plate line PL to the ground voltage Vss.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
H10B 99/00 - Matière non prévue dans les autres groupes de la présente sous-classe
The present invention provides a memory device in which a page is formed from a plurality of memory cells arranged in a row direction and a plurality of pages are arranged in a column direction on a substrate in a plan view. The memory cell included in each page has a semiconductor base body, a first impurity layer and a second impurity layer at both ends of the semiconductor base body, a first gate conductor layer, a second gate conductor layer, and a channel semiconductor layer. The first impurity layer of the memory cell is connected to a source line. The second impurity layer is connected to a bit line. One of the first gate conductor layer and the second gate conductor layer is connected to a word line and the other one thereof is connected to a plate line. The memory cell controls voltages applied to the source line, the bit line, the word line, and the plate line to perform a page erase operation, a page write operation, and a page read operation, stores logic "1" data in a first page group formed of at least one page, and is characterized in that a refresh operation is performed by increasing the number of holes in a hole group of the channel semiconductor layer by a current flowing from the bit line to the memory cell through the impact ionization phenomenon and, subsequently, the refresh operation is performed continuously up to an N-th page group in a state in which the applied voltage of the bit line is fixed.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
H10B 99/00 - Matière non prévue dans les autres groupes de la présente sous-classe
Provided is a dynamic flash memory in which there are a semiconductor matrix p layer 1, an n+ layer 2 extends on one side thereof, and an n+ layer 3 is on the opposite side thereof in contact with the p layer 1, the p layer 1 is partially coated with a gate insulation layer 4, there is also a first gate conductor layer 5 in contact therewith, and, in contact with the gate insulation layer 4, the p layer 1 is partially coated with a gate insulation layer 6, and there is a second gate conductor layer 7 that is electrically separated from a gate electrode 5, and the n+ layer 2, the n+ layer 3, and the gate conductor layers 5, 7 are connected respectively to a source line, a bit line, a word line, and a plate line. During writing to the memory, after 1.0 V has been applied to the bit line, and after 1.5 V has been applied to the plate line, for example, 1.2 V is applied to the word line. The present invention is characterized in that during erasing of memory, after 2 V has been applied to the plate line, for example, the voltage applied to each terminal in the bit line is always a value such as 0.6 V that is no less than 0 V. In a memory read operation, after a voltage has been applied to the bit line, voltage is applied to the plate line and the word line in the stated order, and memory information is read.
A memory device in which, on a substrate in a plan view, a page is configured from a plurality of memory cells arranged in a row direction, and a plurality of the pages are arranged in a column direction, the memory device being characterized in that: the memory cells included in each page each have a semiconductor matrix, a first impurity layer and a second impurity layer at respective ends of the semiconductor matrix, a first gate conductor layer, a second gate conductor layer, and a channel semiconductor layer; the first impurity layer of the memory cell is connected to a source line; the second impurity layer is connected to a bit line; one of the first gate conductor layer and the second gate conductor layer is connected to a word line, and the other is connected to a plate line; voltages applied to the source line, the bit line, the word line, and the plate line are controlled to perform a page erase operation and a page write operation; and a page read operation includes performing a first refresh operation in which the number of holes in a hole group in the channel semiconductor layer of a memory cell in which the page write operation has been performed is increased by impact ionization, a second refresh operation in which a part of the hole group in the channel semiconductor layer of memory cells in which the page write operation has not been performed is eliminated to reduce the number of holes, and a third refresh operation for a memory cell storing the logical "1" data within the page, using latch data of a sense amplifier circuit to which the bit line is connected via a switch circuit.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 7/06 - Amplificateurs de lecture; Circuits associés
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
A memory device in which, in a plan view on a substrate, a page is configured from a plurality of memory cells arranged in a row direction, and a plurality of pages are arranged in a column direction, the memory device being characterized in that: the memory cells included in the pages each have a semiconductor matrix, a first impurity layer and a second impurity layer at respective ends of the semiconductor matrix, a first gate conductor layer, a second gate conductor layer, and a channel semiconductor layer; the first impurity layer of each memory cell is connected to a source line; the second impurity layer is connected to a bit line; one of the first gate conductor layer and the second gate conductor layer is connected to a word line, and the other is connected to a plate line; voltages applied to the source line, the bit line, the word line, and the plate line are controlled to perform a page erase operation and a page write operation; and a page read operation includes performing a first refresh operation in which the number of holes in a hole group in the channel semiconductor layer of memory cells where the page write operation was performed is increased via impact ionization, and a second refresh operation in which part of the hole group in the channel semiconductor layer of memory cells where the page write operation was not performed is terminated after the first refresh operation and the number of holes is reduced.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This memory device having, on a substrate in a plan view, a plurality of pages which are each formed by a plurality of memory cells arrayed in the row direction and which are arrayed in the column direction is characterized in that: the memory cells included in each of the pages each have a semiconductor matrix, a first impurity layer and a second impurity layer disposed on opposite ends of the semiconductor matrix, a first gate conductive layer, a second gate conductive layer, and a channel semiconductor layer; the first impurity layer in the memory cell is connected to a source line; the second impurity layer is connected to a bit line; either one of the first gate conductive layer and the second gate conductive layer is connected to a word line; and the other one is connected to a plate line. The memory device is also characterized by performing, through control of voltage applying to the source line, the bit line, the word line, and the plate line: an erasing operation of reducing the number of holes by gathering a hole group in the channel semiconductor layer of a selected one of the memory cells to a portion of the channel semiconductor layer closer to the first gate conductive layer or to the second gate conductive layer and erasing a portion of the hole group; and a page writing operation in which the number of holes in the channel semiconductor layer of the selected memory cell of a page is increased by an impact ionization phenomenon.
H01L 27/105 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive comprenant des composants à effet de champ
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
This memory device includes a page composed of a plurality of memory cells arranged on a substrate in a columnar configuration as seen in a plan view, and hole groups generated by the impact ionization phenomenon are retained inside a channel semiconductor layer by controlling a voltage applied to a first gate conductor layer, a second gate conductor layer, a first impurity region and a second impurity region of each memory cell included in the page. The first impurity layer of the memory cell is connected to a source line, the second impurity layer is connected to a bit line, one of the first gate conductor layer and the second gate conductor layer is connected to a word line, the other is connected to a plate line, and a page write operation, a page erase operation, and a page read operation are performed by applying a voltage to the source line, bit line, word line, and plate line. The hole groups formed by the impact ionization phenomenon are retained inside the channel semiconductor layer at a first timing during the page write operation, and a page post-write processing operation of annihilating a surplus hole group among the hole groups is performed at a second timing.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
The present invention is characterized in that, in a dynamic flash memory having a semiconductor parent p layer 1, an n+ layer 2 that is extended to one side, an n+ layer 3 that is adjacent to the p layer 1 on the opposite side, a first gate conductor layer 5 at which part of the p layer 1 is coated with a gate insulator layer 4 and which furthermore is adjacent thereto, and a second gate conductor layer 7 at which part of the p layer 1 is coated with a gate insulator layer 6 adjacent to the gate insulator layer 4 and which is electrically isolated from a gate electrode 5, the n+ layer 2, the n+ layer 3, and the gate conductor layers 5, 7 are connected to a source line, a bit line, a word line, and a plate line, and in that, during deletion in the memory, a voltage applied to terminals is normally 0 V or higher such that, e.g., 2 V is applied to the plate line and 0.6 V is applied to the bit line.
H01L 27/105 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive comprenant des composants à effet de champ
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
This memory device comprises a page made of a plurality of memory cells arranged in columns, in plan view, on a substrate, wherein, during a page erase operation, voltages to be applied to a first impurity layer, a second impurity layer, a first gate conductor layer, and a second gate conductor layer are controlled to remove a hole group from one or both of the first impurity layer and the second impurity layer, and the voltage of a channel semiconductor layer is set to a second data retention voltage that is lower than a first data retention voltage. The first impurity layer is connected to a source line, the second impurity layer is connected to a bit line, the first gate conductor layer is connected to a plate line, and the second gate conductor layer is connected to a word line. During the page erase operation, a positive voltage pulse is applied to one or both of the word line and the plate line of the page that has been selected to be erased, a ground voltage is applied to the word line and the plate line of the page that has not been selected, and the ground voltage is applied to all the source line and the bit line.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This semiconductor memory device comprises: a p layer 1 that is a semiconductor matrix; an n+ layer 2 that extends to one side; a second impurity layer n+ layer 3 that is in contact with the p layer 1 on the opposite side to the n+ layer 2; a first gate conductor layer 5 that covers a portion of the p layer 1 with a first gate insulating layer 4 and is in contact with the first gate insulating layer 4; and a second gate conductor layer 7 that is in contact with the gate insulating layer 4 and covers a portion of the p layer 1 with a second gate insulating layer 6 while being electrically isolated from the gate electrode 5, wherein voltages are applied to the n+ layer 2, the n+ layer 3, and the gate conductor layers 5 and 7 to perform memory operations. The semiconductor memory device is characterized in that a value obtained by dividing the impurity concentration of a region 1b by the gate capacitance of a MOS structure, which is formed by the gate conductor layer 7, the gate insulating layer 6, and the p layer 1, per unit area is larger than a value obtained by dividing the impurity concentration of a region 1a by the gate capacitance of a MOS structure, which is formed by the gate conductor layer 5, the gate insulating layer 4, and the p layer 1, per unit area at the time of the memory operations.
H01L 27/105 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive comprenant des composants à effet de champ
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 21/336 - Transistors à effet de champ à grille isolée
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
The present invention comprises: a p layer 1 which extends in a horizontal direction with respect to a substrate 20, at a position away from the substrate 20; an n+ layer 2 which serves as a first impurity layer and is located on one side of the p layer 1; an n layer 8 which serves as a second impurity layer and is located on the other side of the p layer 1; a first gate insulating layer 4 which covers the p layer 1 and a part of the n+ layer 2; a first gate conductor layer 5 which covers a part of the gate insulating layer 4; a second gate insulating layer 6 which covers a part of the p layer 1, at a position away from the gate insulating layer 4; a second gate conductor layer 7 which covers a part of the gate insulating layer 6; an n+ layer 3 which serves as a third impurity layer and is located in a part of the p layer sandwiched between the gate conductor layer 5 and the gate conductor layer 7; and a dynamic flash memory cell which performs memory operation by connecting a bit line to the first impurity layer, a control line to the second impurity layer, a word line to the first gate conductor layer, a plate line to the second gate conductor layer, and a source line to the third impurity layer, and by controlling the respective voltages.
According to the present invention, on P layer stages 12a, 12b, which are connected in a belt shape in a first direction, N+ layers 2aa, 2bb, which are also connected in a belt shape in the first direction, and semiconductor columns 7a, 7b are formed when viewed in plan. In addition, a gate insulating layer 14 and gate conductor layers 15a, 15b are formed so as to surround the semiconductor columns 7a, 7b. A second conductor W layer 26a is formed in a second direction, which is perpendicular to the first direction, so as to be connected to the gate conductor layers 15a, 15b, while being separated from the P layer stages 12a, 12b when viewed vertically.
This semiconductor memory device comprises: a plurality of bit line conductive layers that extend in a first direction in a horizontal plane on a surface of a semiconductor substrate; a plurality of semiconductor columns rising in a vertical direction on a bit line surface; an FET that has a source, a drain, and a base body in the semiconductor columns, and that has a gate that covers at least a part of the surface of the base body with an insulating film therebetween, the gate being composed of a conductor; and a plurality of word line conductive layers that are disposed over the surface of the semiconductor substrate and extend in a second direction in the horizontal plane different from the first direction. In the semiconductor memory device, at least one of the source and drain of the FET is connected to at least one of a plurality of bit lines, and the gate of the FET is connected to at least one of a plurality of word lines. In the plurality of word line conductive layers, at least one pair of adjacent word line conductive layers have different heights in the vertical direction on the semiconductor substrate. Because the adjacent word line conductive layers have different heights, it is possible to maintain a large distance between the word line conductive layers in the vertical direction even when the horizontal distance between memory cells is reduced, so that an increase in parasitic capacitance between the word line conductive layers can be suppressed.
H01L 27/105 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive comprenant des composants à effet de champ
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
According to the present invention, there is a p layer 1 that is a semiconductor matrix, there is an n+ layer 2 that extends to one side, there is a second impurity layer n+ layer 3 that is in contact with the p layer 1 on the side opposite from the n+ layer 2, there is a first gate conductor layer 5 that coats portions of the p layer 1 and the n+ layer 2 with a first gate insulating layer 4 and is in contact with the first gate insulating layer 4, there is a second gate conductor layer 7 that coats portions of the p layer 1 and the n+ layer 3 with a second gate insulating layer 6 and is electrically separated from the gate electrode 5, and voltages are respectively applied to the n+ layer 2, the n+ layer 3, and the gate conductor layers 5 and 7 to enable memory operations. The present invention is characterized in that the gate capacitance per unit area of a MOS structure formed at that time with the gate conductor layer 7, the gate insulating layer 6, and the p layer 1 is smaller than that of a MOS structure formed with the gate conductor layer 5, the gate insulating layer 4, and the p layer 1.
H01L 27/105 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive comprenant des composants à effet de champ
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 21/336 - Transistors à effet de champ à grille isolée
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
The present invention comprises: a p layer 1 that extends in a direction horizontal to a substrate 20, at a position away from the substrate; an n+ layer 2 that serves as a first impurity layer and that is located on one side of the p layer; a first gate insulating layer 4 that covers the p layer 1 and a portion of the n+ layer 2; a first gate conductor layer 5 that covers a portion of the gate insulating layer 4; a second gate insulating layer 6 that covers a portion of the p layer 1, at a position away from the gate insulating layer 4; a second gate conductor layer 7 that covers a portion of the gate insulating layer 6; an n+ layer 3 that serves as a second impurity layer and that is located in a portion of the p layer sandwiched by the gate conductor layer 5 and the gate conductor layer 7; and a dynamic flush memory cell that performs memory operation by connecting a bit line to the first impurity layer, a source line to the second impurity layer, a word line to the first gate conductor layer, and a plate line to the second gate conductor layer, and by manipulating respective voltages therein.
H01L 27/105 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive comprenant des composants à effet de champ
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 21/336 - Transistors à effet de champ à grille isolée
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
In the present invention, a first insulating layer 21 is provided on a substrate 20. Separate from the insulating layer are: a plurality of first impurity layers n+ layers 2 set apart in the horizontal direction and vertical direction with respect to the substrate; horizontally extending p layers 1 that contact the n+ layers 2; second impurity layer n+ layers 3 that contact the p layers 1; a second gate conductor layer 6 in which a portion of the p layers 1, n+ layers 2, and n+ layers 3 is covered by a gate insulating layer 4, said second gate conductor layer 6 being electrically isolated from a first gate conductor layer 5 that contacts gate insulating layer 4; a conductor layer 12 that contacts the plurality of n+ layers 2; a conductor layer 13 that contacts the plurality of n+ layers 3; a second insulating layer 22 that contacts the first gate conductive layer 5, the n+ layers 2, and the conductor layer 12; and a third insulating layer 23 that contacts the second gate conductive layer 6, the n+ layers 3, and the conductor layer 13.
H01L 27/105 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive comprenant des composants à effet de champ
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 21/336 - Transistors à effet de champ à grille isolée
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
In the present invention, a memory device comprises a page composed of a plurality of memory cells arranged on a substrate in a columnar configuration as seen in plan view, said memory device controlling the voltage applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of each of the memory cells included in the page, and a hole group generated by impact ionization being held inside a channel semiconductor layer. During a page writing operation, the voltage of the channel semiconductor layer is a first data retention voltage that is higher than the voltage of a first impurity layer and/or a second impurity layer. During a page erase operation: the voltages applied to the first impurity layer, the second impurity layer, a first gate conductor layer, and a second gate conductor layer are controlled; hole groups are extracted from the first impurity layer and/or the second impurity layer; and the voltage of the channel semiconductor layer is a second data retention voltage that is lower than the first data retention voltage. The first impurity layer is connected to a source line, the second impurity layer is connected to a bit line, the first gate conductor layer is connected to a plate line, and the second gate conductor layer is connected to a word line. The source line, the word line, and the plate line are arranged parallel to the page. The bit line is arranged perpendicularly with respect to the page. During the page erase operation, an erase voltage is applied to the page to be selectively erased, and a ground voltage is applied to the unselected pages.
H01L 27/105 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive comprenant des composants à effet de champ
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 21/336 - Transistors à effet de champ à grille isolée
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
222 layers 27b are formed so as to be separated from each other, while being connected in the horizontal direction. The Si base materials 45a-45d, which are at an end in the horizontal direction, are formed in a stepped shape when viewed in cross section. Metal wiring layers 52a-52d, which are connected to gate TiN layers 34a-34d, are formed on an insulating layer 50 by the intermediary of contact holes 51a-51d that extend in the vertical direction on end parts of the gate TiN layers 34a-34d. The metal wiring layers 52a-52d are connected to word lines WL1-WL4 of a dynamic flash memory cell.
H01L 27/105 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive comprenant des composants à effet de champ
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 21/336 - Transistors à effet de champ à grille isolée
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
A first insulating layer 1 is provided on a substrate 50. A first metal wiring layer 2 is embedded in the insulating layer. A second metal wiring layer 3 is in contact with the metal wiring layer 2 and extends in a direction perpendicular thereto. An n+ layer 5a that serves as a first impurity layer, is in contact with the metal wiring layer 3 and extends in the perpendicular direction, a semiconductor p layer 6 that is in contact with the n+ layer 5a and extends in the vertical direction, and an n+ layer 5b that serves as a second impurity layer are provided, and portions thereof are covered with a first gate insulating layer 7. A second gate conductor layer that is electrically isolated from a first gate conductor layer 8 and is in contact with the first gate insulating layer 7 is provided. A second insulating layer 10 covers portions of the n+ layer 5a, the n+ layer 5b, the first gate conductor layer 8, and the second gate conductor layer 9. Portions of the second impurity layer 5b and the second gate conductor layer are coated with a second insulating layer 11 that is in contact with the second insulating layer 10. A fourth metal wiring layer 13 is connected to the n+ layer 5b via a contact hole 12. A fifth metal wiring layer 14 is connected to the second gate conductor layer 9.
H01L 27/105 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive comprenant des composants à effet de champ
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 21/336 - Transistors à effet de champ à grille isolée
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
According to the present invention, a dynamic flash memory cell and a fin transistor are formed on a P-layer substrate 10a. The dynamic flash memory cell comprises, on the P-layer substrate 10a: a first insulating layer 11a; a fin P-layer 25; N+layers 35ba, 35bb connected to both sides of the fin P-layer 25 in the longitudinal direction; a gate insulating layer 27b covering the fin P-layer 25; and gate conductor layers 30ba, 30bb covering the gate insulating layer 27b and separated from each other. The fin transistor comprises: a fin P-layer 22 composed of fin P-layers 15a, 15b the bottoms of which are present inside the P-layer substrate; N+ layers 35aa, 35ab connected to both sides of the fin P-layer 15a; a gate insulating layer 27a covering the fin P-layer 15a; and a gate conductor layer 30a covering the gate insulating layer 27a. In the vertical direction, the top position of the fin P-layer 25 is in the vicinity of or higher than the top position of the fin P-layer 15a, and the bottom positions of the gate insulating layers 27a, 27b are in the vicinity of each other, and the bottom position of the fin semiconductor layer 15b is in the P substrate 10a.
H01L 27/105 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive comprenant des composants à effet de champ
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 21/336 - Transistors à effet de champ à grille isolée
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
25.
SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
In the present invention, a first insulating layer 1 is on a substrate 40, a first metal wiring layer 2 and a fourth metal wiring layer 3 are embedded in the insulating layer, a second metal wiring layer 4 abuts the metal wiring layer 2 and extends perpendicularly thereto, a first impurity layer (n+ layer) 5a abuts the second metal wiring layer 4 and extends perpendicularly thereto, a semiconductor p layer 6 and a second impurity layer (n+ layer) 5b abut the first impurity layer 5a and extend perpendicularly thereto, side surfaces of the first impurity layer 5a, the semiconductor p layer 6, and the second impurity layer 5b are partially covered by a first gate insulating layer 7, a first gate conductor layer 8 abuts the first gate insulating layer 7, the second impurity layer 5b is covered by a second insulating layer 9, and the n+ layer 5b is connected with a third metal wiring layer 10 via a contact hole 33. The fourth metal wiring layer 3 is connected to the gate conductor layer 8.
A substrate has formed thereon a first semiconductor layer 1, a part of which has disposed thereon a first impurity layer 3 extending vertically, and a second semiconductor layer 4 is disposed on top of the first impurity layer. The side walls of the impurity layer and the second semiconductor layer, and the semiconductor layer 1 are covered with a first gate insulating layer 2, which has formed therein a groove in which a first gate conductor layer 22 and a second insulating layer 6 are formed. The second semiconductor layer 4 has disposed thereon: a third semiconductor layer 8 which has, on opposite sides thereof, an n+ layer 7a connected to a source line SL and an n+ layer 7b connected to a bit line BL, respectively; a second gate insulating layer 9 formed so as to cover the third semiconductor layer 8; and a second gate conductor layer 10 connected to a word line WL. The work function of the first gate conductor layer 22 at this case exhibits a numeral value higher than that of the second gate conductor layer 10. By controlling the voltages to be applied to the source line SL, a plate line PL that is connected to the first gate conductor layer 22, the word line WL, and the bit line BL, a data retention operation for retaining, in the vicinity of the gate insulating layers, a hole group generated in a channel region of the third semiconductor layer 8 by an impact ionization phenomenon or a gate-induced drain leakage current, and a data erasing operation for removing the hole group from the n layer 3, the n+ layer 7a, and the n+ layer 7b and removing some holes accumulated in a p layer 4 are carried out. It is characterized in that, during the data retention, the hole density of the second semiconductor layer 4 is higher than the hole density of the third semiconductor layer 8.
H01L 27/105 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive comprenant des composants à effet de champ
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 21/336 - Transistors à effet de champ à grille isolée
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
The present invention comprises: an N+layer 21 which is connected to a source line SL, N+layers 30a, 30b which are connected to a bit line BL1, and N+layers 30c, 30d which are connected to a bit line BL2, the layers being positioned at either end of Si columns 23a to 23d which vertically stand on a substrate 1 and are connected to the N+ layer 21; gate insulating layers 27a to 27d which surround the Si columns 23a to 23d; first gate conductor layers 28a, 28b which surround the gate insulating layers 27a to 27d and are connected to plate lines PL1, PL2; and second gate conductor layers 29a, 29b which are connected to word lines WL1, WL2. When perspectively viewed in cross sections along X1-X1' and X2-X2', the cross-sections of the Si columns 23a, 23c and the cross-sections of the Si columns 23b, 23d partially overlap with each other, respectively.
H01L 27/105 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive comprenant des composants à effet de champ
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 21/336 - Transistors à effet de champ à grille isolée
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
This memory device is provided with a page comprising a plurality of memory cells arranged in columns on a substrate, and carries out: a page write operation for holding a hole group, which is formed by an impact-ionization phenomenon, inside a channel semiconductor layer by controlling voltages to be applied to a first gate conductor layer, a second gate conductor layer, a third gate conductor layer, a first impurity region and a second impurity region in each of the memory cells included in the page; and a page erase operation for deleting the hole group from the inside of the channel semiconductor layer by controlling the voltages to be applied to the first gate conductor layer, the second gate conductor layer, the third gate conductor layer, the first impurity region and the second impurity region. The first impurity layer in the memory cells is connected to a source line, the second impurity layer is connected to a bit line, the first gate conductor layer is connected to a first selection gate line, the second gate conductor layer is connected to a drive control line, and the third gate conductor layer is connected to a second selection gate line. The bit line is connected to a sense amplifier circuit. The page data of a memory cell group selected in one or more pages is read out to the bit line during a page readout operation. A voltage of zero volts or less is applied during operation of the memory device to the drive control lines of the memory cells connected to an unselected page among the pages.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This memory device comprises a page composed of a plurality of memory cells arranged in a column shape on a substrate, and controls voltages applied to a first gate conductive layer, a second gate conductive layer, a first impurity area, and a second impurity area of each of the memory cells included in the page, and performs a page writing operation that holds a hole group, which is formed by an impact ionization phenomenon, in a channel semiconductor layer. A first impurity layer in the memory cell is connected with a source line, a second impurity layer is connected with a bit line, the first gate conductive layer is connected with a word line, and the second gate conductive layer is connected with a driving control line. For the page writing operation and a page reading operation: the driving control line is turned into a zero-volt floating state by dropping the driving control line to 0 volts at a first reset time after the completion of both the operations and by separating the driving control line from a driving circuit at a second reset time after the first reset time; and the driving line is turned into a negative-volt floating state due to capacitive coupling between the word line and the driving control line by turning the word line into 0 volts at a third reset time after the second reset time.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This memory device is provided with a page formed from multiple memory cells arranged in columns on a substrate, and carries out: a page write operation for holding a hole group, which is formed by an impact-ionization phenomenon, inside a channel semiconductor layer by controlling voltages to be applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of each of the memory cells included in the page; and a page erase operation for removing the hole group from the inside of the channel semiconductor layer by controlling voltages to be applied to the first gate conductor layer, the second gate conductor layer, the first impurity region, and the second impurity region. The first impurity layer of each of the memory cells is connected to a source line, the second impurity layer is connected to a bit line, the first gate conductor layer is connected to a word line, and the second gate conductor layer is connected to a drive control line. The bit line is connected to a sense amplifier circuit. During a page read operation, page data of a memory cell group selected in at least one page is read to the bit line. A voltage of zero volts or less is applied to the drive control lines of the memory cells connected to the unselected pages among the pages during operation of the memory device.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
31.
SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING SAME
An Si column 33 is formed in a memory region. Around the Si column 33, a TiN layer 25A connecting to a horizontally extending plate PL and a TiN layer 27A connecting to a word line WL bend vertically upward in a peripheral portion of the memory region, and form upper surfaces in the same plane. The TiN layers 25A, 27A are connected to metal wiring layers 42, 49 via contact holes 41, 46 formed in the upper surfaces. A memory operation is performed by accumulating or not accumulating a group of holes formed by an impact ion phenomenon in the Si column 33 due to voltages applied to a development source line SL, a plate line PL, the word line WL, and a bit line BL.
A dynamic flash memory is formed by steps of laminating a first insulating layer, a first material layer, a second insulating layer, a second material layer, a third insulating layer, a third material layer, and a fourth material layer on a first impurity layer on a P-layer substrate 11, forming a first hole penetrating these layers on the P-layer substrate 11, filling the first hole with a semiconductor to form a semiconductor pillar 22, removing the first material layer, the second material layer, and the third material layer to form a second hole, a third hole, and a fourth hole, oxidizing a surface layer of the semiconductor pillar 22 exposed inside the second hole, the third hole, and the fourth hole to form first gate insulating layers 25a, 25b, and 25c, and filling the second hole, the third hole, and the fourth hole to form a first gate conductor layer 26aa, a second gate conductor layer 26ba and a third gate conductor layer 26ca.
The present invention forms a dynamic flash memory, and has: a step for laminating a first insulating layer, a first material layer, a second insulating layer, a second material layer, a third insulating layer, and a third material layer on a first impurity layer on a P layer substrate 11; a step for forming a first hole penetrating through the stated layers on the P layer substrate 11; a step for filling the first hole and forming a semiconductor column 22; a step for removing the first and second material layers and forming second and third holes; a step for oxidizing the surface layer of the semiconductor column 22 exposed in the second and third holes and forming first gate insulating layers 25a, 25b; and a step for filling the second and third holes and forming first and second gate conductor layers 26aa, 26ba.
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 21/336 - Transistors à effet de champ à grille isolée
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
34.
METHOD FOR PRODUCING COLUMNAR SEMICONDUCTOR DEVICE
The present invention provides a method for producing an SGT, the method comprising: a step for depositing a multilayer film, which comprises a dummy gate film for a replacement gate, on a semiconductor substrate; a step for forming a hole which penetrates the multilayer film and reaches the surface of the semiconductor substrate; a step for forming a dummy gate insulating film on the inner wall of the hole; a step for growing a semiconductor column within the hole; a step for forming a source/drain by implanting or diffusing an impurity of one conductivity type using the dummy gate insulating film and the dummy gate film as a mask; a step for forming an etching mask that covers the upper surface of the semiconductor column, a part of the lateral surface of the semiconductor column positioned above the upper surface of the dummy gate film, and a part of the lateral surface of the semiconductor column positioned below the lower surface of the dummy gate film; and a step for replacing the dummy gate film and the dummy gate insulating film with a gate insulating film and a gate metal film. The present invention enables the achievement of a self-aligned source/drain structure and a high dielectric constant film/metal gate (HKMG) structure at the same time.
This memory device is provided with a page formed from multiple memory cells arranged in columns on a substrate, and sets, during a page write operation, the voltage of a channel semiconductor layer to a first data retention voltage by controlling voltages to be applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of each of the memory cells included in the page. During a page erase operation, the device sets the voltage of the channel semiconductor layer to a second data retention voltage which is lower than the first data retention voltage by controlling the voltages to be applied to the first impurity region, the second impurity region, the first gate conductor layer, and the second gate conductor layer. At a second time point when time has passed from the first time point, the device carries out a memory re-erase operation of a semiconductor matrix in the page where the voltage of the channel semiconductor layer was equal to the second data retention voltage at the first time point, and carries out a first refresh operation to return the voltage of the channel semiconductor layer substantially to the second data retention voltage. At a third time point when time has passed from the second time point, the device carries out a memory rewrite operation of a semiconductor matrix in the page where the voltage of the channel semiconductor layer was equal to the first data retention voltage at the first time point, and carries out a second refresh operation to return the voltage of the channel semiconductor layer substantially to the first data retention voltage.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
A memory device according to the present invention is provided with a page which is composed of a plurality of memory cells that are arranged in columns on a substrate. This memory device performs: a page write operation for holding a hole group, which is formed by an impact ionization phenomenon, inside a channel semiconductor layer by controlling voltages to be applied to a first gate conductor layer, a second gate conductor layer, a third gate conductor layer, a first impurity region and a second impurity region of each of the memory cells contained in the page; and a page erase operation for removing the hole group from the inside of the channel semiconductor layer by controlling the above-described voltages. The first impurity region is connected to a source line; the second impurity region is connected to a bit line; the first gate conductor layer is connected to a first plate line; the second gate conductor layer is connected to a second plate line; and the third gate conductor layer is connected to a word line. The page erase operation is performed without inputting a positive/negative bias pulse to the bit line and the source line.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This memory device is provided with a page formed from multiple memory cells arranged in columns on a substrate, and carries out: a page write operation for holding a hole group, which is formed by an impact-ionization phenomenon, inside a channel semiconductor layer by controlling voltages to be applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of each of the memory cells included in the page; and a page erase operation for removing the hole group from the inside of the channel semiconductor layer by controlling voltages to be applied to the first gate conductor layer, the second gate conductor layer, a third gate conductor layer, a fourth gate conductor layer, the first impurity region, and the second impurity region. The first impurity region of each of the memory cells is connected to a source line; the second impurity region is connected to a bit line; and one of the first gate conductor layer and the second gate conductor layer is connected to a word line, and the other to a drive control line. At the time of a page read operation, a refresh operation is carried out at least once prior to the page read operation of a memory cell group which is selected by using any of the word lines.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
In the present invention, a first semiconductor layer 1 is formed on a substrate; a vertically extending first impurity layer 3 and a second impurity layer 4 disposed on top of the first impurity layer are provided on a part of the first semiconductor layer; side walls of the impurity layers and the semiconductor layer 1 are covered with a third gate insulating layer 2; in a groove formed thereby, a first gate conductor layer 22a, a second gate conductor layer 22b, and a second insulating layer are disposed; and a second semiconductor layer 7, an n+layer 6a connected to a source line SL and an n+ layer 6b connected to a bit line BL which are arranged on both ends of the second semiconductor layer, a second gate insulating layer 8 formed to cover the second semiconductor layer 7, and a third gate conductor layer 9 connected to a word line WL are disposed on top of the second impurity layer. The memory device carries out a data hold operation for holding a hole group, which is generated in a channel region of the second semiconductor layer by an impact ionization phenomenon or by a gate-induced drain leakage current, in the vicinity of the gate insulating layers and a data erase operation for removing the hole group from the inside of the channel region 12 by controlling voltages to be applied to the source line SL, a plate line PL1 connected to the first gate conductor layer 22a, a plate line PL2 connected to the second gate conductor layer 22b, the word line WL, and the bit line BL.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/39 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des thyristors
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This memory device comprises: a first impurity layer 3 and a second impurity layer 4 provided thereon in a trench which is formed in a first semiconductor layer 1 and the side walls of which are covered with a first insulating film 2; a second semiconductor layer 7 on the second impurity layer; a first semiconductor in other portions; an n+layer 6a connected to source lines SL present at both ends of the second semiconductor layer; an n+ layer 6c connected to a bit line BL; a first gate insulating layer 8 formed on the second semiconductor layer 7; and a first gate conductor layer 9 connected to a word line WL. By controlling a voltage applied to the source lines SL, a plate line PL connected to the first semiconductor layer 1, the word line WL, and the bit line BL, a data retention operation for retaining a hole group, which is generated by an impact ion phenomenon in a channel region 12 of the second semiconductor layer or a gate-induced drain leak current, in the vicinity of the gate insulating layer and a data erasing operation for removing the hole group from the channel region 12 are performed.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
The present invention proposes a columnar semiconductor manufacturing method that is applicable to both of a CSGT mainly used for a memory cell and an ESGT used for a peripheral circuit. In the case of a highly integrated CSGT, the CSGT is formed in a position where strip-shaped side walls overlap each other, the side walls being used twice in total for patterning in an X direction and a Y direction that are orthogonal to each other and being formed in each of the patterning in the X direction and the patterning in the Y direction. In the case of an ESGT, two rectangular-frame-shaped side walls are formed in desired positions, and the ESGT is formed in a position where the side walls overlap each other. This makes it possible to form both of a CSGT and an ESGT by using the same manufacturing process and the same manufacturing conditions.
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 21/8244 - Structures de mémoires statiques à accès aléatoire (SRAM)
H01L 27/11 - Structures de mémoires statiques à accès aléatoire
H01L 21/336 - Transistors à effet de champ à grille isolée
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
According to the present invention, a first semiconductor layer 1 is formed on a substrate; a part of the first semiconductor layer comprises a first impurity layer 3 that extends in the vertical direction and a second impurity layer 4 that is on top of the first impurity layer; the side walls of the impurity layers and the semiconductor layer 1 are covered with a second gate insulating layer 2; a gate conductor layer 22 and a second insulating layer are arranged in a groove that is formed in the second gate insulating layer; and a second semiconductor layer 7, an n+layer 6a connected to a source line SL and an n+ layer 6c connected to a bit line BL, the layers being on both ends of the second semiconductor layer, a second gate insulating layer 8 that is formed so as to cover the second semiconductor layer 7, and a second gate conductor layer 9 connected to a word line WL are arranged on the second impurity layer. A data retention operation for retaining a hole group in the vicinity of the gate insulating layer, the hole group being generated in a channel region of the second semiconductor layer by an impact ionization phenomenon or a gate-induced drain leakage current, and a data erasing operation for removing the hole group from the inside of the channel region 12 are carried out by controlling the voltages to be applied to the source line SL, a plate line PL that is connected to the first gate conductor layer 22, the word line WL and the bit line BL.
A multi-material layer including Poly-layers 23 and Poly-layers 26, which are layered, is formed on a P-layer substrate 20. In addition, empty holes extending parallel in the direction of line X-X' and being connected are formed in the multi-material layer. As a result of having the empty holes, the Poly-layers 23 and the Poly-layers 26 are both separated from each other in the direction of line Y-Y' as viewed from above. In addition, gate insulating layers 36a, 36b and P-layer Si-columns 40a-40d are formed in the empty holes. The P-layer Si-columns 40a-40d are separated from each other by the gate insulating layers 36a, 36b. A dynamic flash memory is formed in which a first conductive layer is a plate-line PL gate conductive layer, a second conductive layer is a word-line WL gate conductive layer, the P-layer Si-columns 40a-40d are channels, and N+ layers 21, 41a-41d formed above and below the P-layer Si-columns 40a-40d are connected to a source line SL conductive layer.
A method for forming a contact hole which electrically contacts an impurity region on a substrate existing between a first semiconductor column and a second semiconductor column, wherein: a gate conductor layer is separated and cut at the position of the contact hole; a first gate conductor layer which surrounds a semiconductor first semiconductor column and a second gate conductor layer which surrounds a second semiconductor column are formed; and an insulating layer side wall is formed on a sidewalls of the second gate conductor layer and the first gate conductor layer exposed in the contact hole.
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 21/8244 - Structures de mémoires statiques à accès aléatoire (SRAM)
H01L 27/11 - Structures de mémoires statiques à accès aléatoire
H01L 21/336 - Transistors à effet de champ à grille isolée
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
This memory device comprises, on a semiconductor substrate 1 that is present on an insulating film 2: an n+layer 3a and an n+ layer 3b which are located at opposite ends, while being respectively connected to a source line SL and a bit line BL; a first gate insulating layer 4a which is formed on the semiconductor substrate; a gate conductor layer 16a which is connected to a plate line PL; a gate insulating layer 4b which is formed on the semiconductor substrate; and a second gate conductor layer 5b which is connected to a word line WL and has a work function that is different from the work function of the gate conductor layer 16a. By controlling the voltage applied to the source line SL, the plate line PL, the word line WL and the bit line BL, this memory device performs a data holding operation for holding a hole group in the vicinity of a gate insulating film, the hole group being generated by an impact ion phenomenon or a gate-induced drain leakage current inside a channel region 12 of the semiconductor substrate 1, and performs a data deleting operation for deleting the hole group from the channel region 12 and the substrate 1.
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 21/336 - Transistors à effet de champ à grille isolée
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
The present invention pertains to a memory device in which a page is formed of a plurality memory cells arranged in a row direction on an insulating substrate, and a plurality of pages are arranged in a column direction. On each of the memory cells that are included in each page, a strip-shaped P-layer is provided. Further, on both sides of the P-layer, an N+ layer connected to a source line SL, and an N+ layer connected to a bit line are provided. Furthermore, a first gate insulating layer surrounding a part of the P-layer connected to the N+ layer and a second gate insulating layer surrounding the P-layer connected to the N+ layer are provided. Furthermore, a first gate conductor layer connected to a first plate line, and a second gate conductor layer connected to a second plate line are provided, the first gate conductor layer and the second gate conductor layer covering two side surfaces of the first gate insulating layer, respectively, and being separated from each other. At the time of a page read operation, voltages to be applied to a word line, the first plate line, the second plate line, the source line, and the bit line are controlled, thereby reading, in parallel with a refresh operation, page data of a memory cell group selected by the word line to a sense amplifier circuit, in the memory cell in which a hole group is formed within the P-layer by a page write operation.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
The present invention pertains to a memory device in which a page is formed of a plurality memory cells arranged in a row direction on a substrate, and a plurality of pages are arranged in a column direction. On each of the memory cells that are included in each page, a strip-shaped P-layer is provided. Further, on both sides of the P-layer, an N+ layer connected to a source line SL, and an N+ layer connected to a bit line are provided. Furthermore, a first gate insulating layer surrounding a part of the P-layer connected to the N+ layer, and a second gate insulating layer surrounding the P-layer connected to the N+ layer are provided. Furthermore, a first gate conductor layer connected to a first plate line, and a second gate conductor layer connected to a second plate line are provided, the first gate conductor layer and the second gate conductor layer covering two side surfaces of the first gate insulating layer, respectively, and being separated from each other. Furthermore, a third gate conductor layer connected to a word line is provided in such a way as to surround the second gate insulating layer. In one of or both of a page write operation and a page read operation, a positive biased pulse voltage, which is less than or equal to a voltage of the first plate line, is input to the second plate line.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
In this invention, a strip-shaped P-layer 2 is provided on an insulating substrate 1. Further, on both sides of the P-layer 2 in a first direction parallel to the insulating substrate, an N+layer 3a connected to a first source line SL1, and an N+layer 3b connected to a first bit line are provided. Furthermore, a first gate insulating layer 4a surrounding a part of the P-layer 2 connected to the N+layer 3a and a second gate insulating layer 4b surrounding the P-layer 2 connected to the N+ layer 3b are provided. Furthermore, a first gate conductor layer 5a connected to a first plate line, and a second gate conductor layer 5b connected to a second plate line are provided, the first gate conductor layer 5a and the second gate conductor layer 5b being separate from each other and respectively covering two side surfaces of the first gate insulating layer 4a in a second direction perpendicular to the first direction. Furthermore, a third gate conductor layer 5c connected to a first word line is provided in such a way as to surround the second gate insulating layer 4b. A dynamic flash memory is formed by the aforementioned configuration.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
The following operations are performed: a page write operation in which voltages applied to a first gate conductor layer, a second gate conductor layer, a first impurity layer, and a second impurity layer of each memory cell included in a page are controlled, a hole group formed by impact ionization is held inside a channel semiconductor layer, and a first data-holding voltage is set; and a page delete operation in which the hole group is removed from the inside of the channel semiconductor layer. The first impurity layer of the memory cells is connected to a source line, and the second impurity layer thereof is connected to a bit line. One of the first gate conductor layer and the second gate conductor layer is connected to a word line, and the other is connected to a drive control line. The bit line is connected to a sense amplifier circuit through a switch circuit. A refresh operation, in which at least one word line is selected, voltages applied to the selected word line, the drive control line, the source line, and the bit line are controlled, and the voltage of the channel semiconductor layer of the selected word line is returned to the first data-holding voltage, is performed in parallel with a page read operation, in which page data of a first memory cell group belonging to a first page is read to the sense amplifier circuit, and the switch circuit is rendered non-conductive.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
A dynamic flash memory is formed by stacking, on a P-layer substrate 20, a first dynamic flash memory cell and a second dynamic flash memory cell, wherein the first dynamic flash memory cell is formed as a first Si pillar 22a comprising an N+layer 21a, a P-layer 22a, and an N+layer 21b and the second dynamic flash memory cell is formed as a second Si pillar 22b comprising a P-layer 22b and an N+layer 21c, and shares the use of the N+ layer 21b, which is connected to a first bit line BL1, with the first dynamic flash memory cell. As seen in a plan view, a first plate line PL1, a first word line WL1, a second word line WL2, and a second plate line PL2 are formed to extend in the same direction, and the direction in which the first plate line PL1, the first word line WL1, the second word line WL2, and the second plate line PL2 extend is orthogonal to the direction in which the first bit line BL1 extends.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This memory device comprises a page made up of a plurality of memory cells arrayed in a row on a substrate and performs: a page writing action for holding a hole group formed by an impact ionization phenomenon inside a channel semiconductor layer by controlling the voltages applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region in each memory cell included in the page; and a page erasing action for erasing the hole group inside the channel semiconductor layer by controlling the voltages applied to the first gate conductor layer, the second gate conductor layer, the third gate conductor layer, the fourth gate conductor layer, the first impurity region, and the second impurity region. In each memory cell, the first impurity region is connected to a source line, the second impurity region is connected to a bit line, one of the first gate conductor layer and the second gate conductor layer is connected to a word line, and the other is connected to a drive control line. When performing the writing action after the page erasing action, the voltages applied to the word line, the drive control line, the source line, and the bit line are controlled, whereby the hole group is formed due to the impact ionization phenomenon inside the channel semiconductor layer, and one or both of the voltages applied to the word line and the drive control line are lowered accompanying lowering in a first threshold voltage of the first gate conductor layer and a second threshold voltage of the second gate conductor layer.
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 21/336 - Transistors à effet de champ à grille isolée
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
This memory device comprises a page constituted by a plurality of memory cells arranged in columns on a substrate, said memory device performing: a page write operation for controlling voltages to be applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of each memory cell included in the page, and holding a hole group formed by an impact ionization phenomenon inside a channel semiconductor layer; and a page erase operation for controlling voltages to be applied to the first gate conductor layer, the second gate conductor layer, a third gate conductor layer, a fourth gate conductor layer, the first impurity region, and the second impurity region, and removing the hole group from the inside of the channel semiconductor layer. A first impurity layer of the memory cell is connected to a source line, and a second impurity layer is connected to a bit line. One of the first and second gate conductor layers is connected to a word line, and the other is connected to a drive control line. During a refresh operation, at least one word line is selected, voltages to be applied to the selected word line, the drive control line, the source line, and the bit line are controlled, and the voltage for the selected word line in the channel semiconductor layer is reset to the voltage in the page write state by formation of the hole group by the impact ionization phenomenon, inside the channel semiconductor layer.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 7/04 - Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique avec des moyens d'éviter les effets perturbateurs thermiques
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
52.
METHOD FOR MANUFACTURING MEMORY DEVICE USING SEMICONDUCTOR ELEMENT
The present invention comprises a step for forming, on a P layer substrate 20, a N+layer 21A which connects to a source line SL, Si columns 25a to 25d, N+22 layers 30a, 30b which surround the upper and lower parts of the Si columns 25a to 25d, a TiN layer 31a which connects to a plate line PL, and TiN layers 32, 32b which connect to a word line WL. Si columns 25a to 25d with P layers 27a to 27d, and P layers 27a to 27d which are deposited so as to surround these are formed, so as to form a plurality of dynamic flash memory cells disposed in a matrix.
This memory device is provided with a page made from multiple memory cells arranged in columns on a substrate, and carries out: a page write operation for holding, inside a channel semiconductor layer, a hole group formed by an impact-ionization phenomenon by controlling voltages to be applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of each of the memory cells included in the page; and a page erase operation for removing the hole group from the inside of the channel semiconductor layer by controlling voltages to be applied to the first gate conductor layer, the second gate conductor layer, a third gate conductor layer, a fourth gate conductor layer, the first impurity region, and the second impurity region. The first impurity layer of the memory cell is connected to a source line, the second impurity layer is connected to a bit line, one of the first gate conductor layer and the second gate conductor layer is connected to a word line, the other is connected to a drive control line, and the bit line is connected to a sense amplifier circuit via a switch circuit. During a page read operation, page data of a memory cell group selected by the word line is read into the sense amplifier circuit concurrently with a refresh operation of the memory cell in which the hole group is formed.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 7/06 - Amplificateurs de lecture; Circuits associés
G11C 11/04 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments d'emmagasinage de forme cylindrique, p.ex. barre, fil
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This memory device, on a substrate 1, is provided with: a N+layer 3a connected to a source line SL and a N+layer 3b connected to a bit line BL, the layers 3a, 3b being located at both ends of a Si pillar 2 standing in a vertical direction; a N layer 8a connected to the N+layer 3a; a N layer 8b connected to the N+ layer 3b; a first gate insulating layer 4a that surrounds the Si pillar 2; a first gate conductor layer 5a that is connected to a plate line PL and that surrounds the first gate insulating layer 4a; and a second gate conductor layer 5b connected to a word line WL surrounding a gate insulating layer 4b that surrounds the Si pillar 2. Through control of the voltages applied to the source line SL, the plate line PL, the word line WL, and the bit line BL, the memory device performs a data retaining operation for retaining a hole group that is generated by an impact ion phenomenon or a gate-induced drain leakage current inside a channel region 7 of the Si pillar 2, and a data deleting operation for deleting the hole group from the channel region 7.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
According to the present invention, an N+layer 3a that is connected to a source line SL, a first Si column 2a that is a P+layer, and a second Si column 2b that is a P layer are arranged on a substrate 1, the Si columns standing in the vertical direction. In addition, an N+ layer 3b, which is connected to a bit line BL, is arranged on the second Si column. In addition, a first gate insulating layer 4a is arranged so as to surround the first Si column 2a; and a second gate insulating layer 4b is arranged so as to surround the second Si column 2b. In addition, a first gate conductor layer 5a is arranged so as to surround the first insulating layer 4a, while being connected to a plate line PL; and a second gate conductor layer 5b is arranged so as to surround the second insulating layer 4b, while being connected to a word line WL. A data-holding operation for holding a hole group generated inside a channel region 7 by an impact ionization phenomenon or a gate-induced drain leakage current, and a data-erasing operation for removing the hole group from the inside of the channel region 7 are carried out by controlling voltages to be applied to the source line SL, the plate line PL, the word line WL and the bit line BL.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
According to the present invention, an N+layer 3a that is connected to a source line SL, a first Si column 2a that stands in the vertical direction, and a second Si column 2b that is on top of the first Si column 2a are arranged on a substrate 1. A P+layer 7aa is arranged on the central part of the first Si column 2a; and the P+layer 7aa is surrounded by a P layer 7ab. A P+layer 7ba is arranged on the central part of the second Si column 2b; the P+layer 7ba is surrounded by a P layer 7bb; and an N+ layer 3b is arranged on the second Si column, while being connected to a bit line BL. In addition, a first gate insulating layer 4a is arranged so as to surround the first Si column 2a; and a second gate insulating layer 4b is arranged so as to surround the second Si column 2b. In addition, a first gate conductor layer 5a is arranged so as to surround the first insulating layer 4a, while being connected to a plate line PL; and a second gate conductor layer 5b is arranged so as to surround the second insulating layer 4b, while being connected to a word line WL. A data-holding operation for holding a hole group generated inside a channel region 7 by an impact ionization phenomenon or a gate-induced drain leakage current, and a data-erasing operation for removing the hole group from the inside of the channel region 7 are carried out by controlling voltages to be applied to the source line SL, the plate line PL, the word line WL and the bit line BL.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
In the present invention, a N+layer 3a, a first Si matrix 2 composed of a first Si matrix 2a and a second Si matrix 2b, and a N+layer 3b are disposed in parallel with a substrate 1 and are connected with each other. A first gate insulating layer 4a surrounding the first Si matrix 2a and a second gate insulating layer 4b surrounding the second Si matrix 2b are provided. A first gate conductor layer 5a surrounding the first gate insulating layer 4a and a second gate conductor layer 5b surrounding the second gate insulating layer 4b are provided. The first gate conductor layer 5a is connected to a plate line PL and the second gate conductor layer 5b is connected to a word line 5b. The N+layer 3a is connected to a source line and the N+ layer 3b is connected to a bit line BL. Accordingly, one dynamic flash memory cell 9 is formed. Further, a plurality of the cells are disposed in the vertical and horizontal directions with respect to the substrate 1 to form a dynamic flash memory.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
According to the present invention, first Si columns 22aa to 22da are arranged on an N+2222 layer 24a and extending in the X-X' direction, while being separated from each other. In addition, there are TiN layers 27a, 27b which are connected to word lines WL1, WL2 and surround Si columns 22ab to 22db that are respectively arranged on the Si columns 22aa to 22da; and there are metal wiring lines 32a, 32b which are connected to bit lines BL1, BL2, while being connected to N+ layers 28a to 28d that are arranged on the Si columns 22ab to 22db. Accordingly, a dynamic flash memory cell is formed.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This memory device is provided with a page comprising a plurality of memory cells arranged in columns on a substrate. The memory device carries out: a page write operation for controlling the voltage applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of each of the memory cells included in the page so as to retain, inside of a channel semiconductor layer, a hole group formed by an impact-ionization phenomenon or by a gate-induced drain leakage current; and a page erase operation for controlling the voltage applied to the first gate conductor layer, the second gate conductor layer, a third gate conductor layer, a fourth gate conductor layer, the first impurity region, and the second impurity region so as to remove the hole group from the inside of the channel semiconductor layer. A first impurity layer of the memory cells is connected to a source line, and a second impurity layer thereof is connected to a bit line. One of the first gate conductor layer and the second gate conductor layer is connected to the word line, and the other is connected to a first drive control line. During a page read operation, page data of a memory cell group selected via the word line is read to a sense amplifier circuit. At least one voltage from among those applied to the source line, the bit line, the word line, and the first drive control line is controlled via a reference voltage generation circuit, which has been combined with a temperature compensation circuit, during at least one operation from among the page write operation, the page erase operation, and the page read operation.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 7/04 - Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique avec des moyens d'éviter les effets perturbateurs thermiques
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This memory device is provided with a page comprising multiple memory cells arranged in columns on a substrate. The memory device carries out: a page write operation for holding, inside a channel semiconductor layer, a hole group formed by an impact-ionization phenomenon or by a gate-induced drain leakage current by controlling voltages to be applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of each of the memory cells included in the page; and a page erase operation for removing the hole group from the inside of the channel semiconductor layer by controlling voltages to be applied to the first gate conductor layer, the second gate conductor layer, a third gate conductor layer, a fourth gate conductor layer, the first impurity region, and the second impurity region. The first impurity region of the memory cells is connected to a source line, the second impurity region is connected to a bit line, one of the first gate conductor layer and the second gate conductor layer is connected to a word line, the other is connected to a first drive control line, and the bit line is connected to a sense amplifier circuit via a switch circuit. During a page read operation, page data of a memory cell group selected through the word line is read to the sense amplifier circuit, and during a page addition read operation, at least two pieces of the page data multiple-selected by at least two of the word lines is added through the bit line and read to the sense amplifier circuit.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G06F 12/00 - Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
A memory device according to the present invention is provided with a page comprising a plurality of memory cells that are arranged in a line on a substrate. The present invention carries out the following: a page writing operation that, by controlling the voltage applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of each memory cell included in the page, retains, in the interior of a channel semiconductor layer, a hole group formed via an impact ionization phenomenon or a gate induced drain leakage current; and a page erasure operation for removing the hole group from the interior of the channel semiconductor layer by controlling the voltage applied to the first gate conductor layer, the second gate conductor layer, a third gate conductor layer, a fourth gate conductor layer, the first impurity region, and the second impurity region. In each memory cell, a first impurity layer is connected to a source line, a second impurity layer is connected to a bit line, one from among the first gate conductor layer and the second gate conductor layer is connected to a word line, the other is connected to a first drive control line, and the bit line is connected to a sense amplifier circuit via a switch circuit. During a page reading operation, page data of a memory cell group selected by the word line is read to the bit line, charge sharing is carried out between the bit line and the charge sharing node on the side opposite from the bit line of the switch circuit, and a read decision of a forced inversion type sense amplification circuit is accelerated.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 7/06 - Amplificateurs de lecture; Circuits associés
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
62.
METHOD FOR MANUFACTURING MEMORY DEVICE USING SEMICONDUCTOR ELEMENT
The method of the present invention comprises the steps of: forming, on a substrate 20, an Si pillar 26 comprising an N+layer 21a connected to a source line SL, a P+layer 22a that is vertically upright and located in the center, and a P layer 25a surrounding the P+layer 22a; forming, on the P+layer 22a, an N+2222 layer 28b and connected to a word line WL. The method of the present invention involves performing: a data-holding operation in which voltages applied to the source line SL, the plate line PL, the word line WL, and the bit line BL are controlled to hold a hole group generated by impact ionization or a gate-induced drain leakage current inside the Si pillar 26; and a data-deleting operation in which the hole group is removed from within the Si pillar 26.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This memory device comprises pages including a plurality of memory cells arranged in columns on a substrate, and performs: a page writing operation of retaining a hole group, generated by impact ionization or gate-induced drain leakage current, inside a channel semiconductor layer by controlling the voltages applied to a first gate conductor layer, a second gate conductor layer, a first impurity layer, and a second impurity layer of each of the memory cells included in the pages; and a page removal operation of removing the hole group from the inside of the channel semiconductor layer by controlling the voltages applied to the first gate conductor layer, the second gate conductor layer, the third gate conductor layer, the fourth gate conductor layer, the first impurity layer, and the second impurity layer. The first impurity layer of the memory cells is connected to a source line, the second impurity layer is connected to a bit line, one among the first gate conductor layer and the second gate conductor layer is connected to a word line, and the other is connected to a first drive control line. The first drive control line is provided in common between adjacent pages among the pages, and during the page removal operation, a pulse voltage is applied to the first drive control line and the word line performing the page removal operation, and a fixed voltage is applied to the unselected word line not performing the page removal operation.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This memory device is provided with a page made from multiple memory cells arranged in columns on a substrate. The memory device performs: a page write operation for holding a hole group, which is formed by an impact ionization phenomenon or by a gate-induced drain leakage current, inside a channel semiconductor layer by controlling voltages to be applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of each of the memory cells contained in the page; and a page erase operation for removing the hole group from the inside of the channel semiconductor layer by controlling voltages to be applied to the first gate conductor layer, the second gate conductor layer, a third gate conductor layer, a fourth gate conductor layer, the first impurity region, and the second impurity region. The first impurity region of the memory cell is connected to a source line, the second impurity region is connected to a bit line, one of the first gate conductor layer and the second gate conductor layer is connected to a word line, the other is connected to a drive control line, and the bit line is connected to a sense amplifier circuit via a switch circuit. Page data of a memory cell group selected by the word line is read into the sense amplifier circuit during a page read operation, and a voltage is applied to the drive control line such that a memory cell current flowing in the bit line of the memory cell group becomes N times higher (N is a positive integer) during a page product-sum read operation.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G06F 12/00 - Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
Si columns 22a-22d stand on a N+222 layer 25b which surrounds upper parts of the Si columns 22a-22d. The thickness Lg2 of the TiN layer 26a on a line X-X' is less than two-fold but more than or equal to one-fold of the thickness Lg1 of the TiN layer 26a on a line Y-Y'. The thickness Lg2 of the TiN layer 28a on the line X-X' is smaller than two-fold of the thickness Lg1 of the TiN layer 28a on the lineY-Y', and is equal to or greater than one-fold of the same.
G11C 11/404 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques avec régénération de la charge commune à plusieurs cellules de mémoire, c. à d. rafraîchissement externe avec une porte à transfert de charges, p.ex. un transistor MOS, par cellule
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
A memory device according to the present invention is provided with a page comprising a plurality of memory cells arranged in a row on a substrate. The memory device executes: a page writing operation for holding, in the interior of a channel semiconductor layer, a group of positive holes formed by an impact ionization phenomenon or a gate-induced drain leakage current by controlling a voltage applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of each of the memory cells included in the page; and a page elimination operation for eliminating the group of positive holes from the interior of the channel semiconductor layer by controlling a voltage applied to the first gate conductor layer, the second gate conductor layer, a third gate conductor layer, a fourth gate conductor layer, the first impurity region, and the second impurity region. A first impurity layer of the memory cell is connected to a source line, a second impurity layer is connected to a bit line, one of the first gate conductor layer and the second gate conductor layer is connected to a word line, the other is connected to a first drive control line, the bit line is connected to a sense amplifier circuit via a switching circuit, page data of a group of memory cells selected by the word line are read in the sense amplifier circuit during a page reading operation, and the same fixed voltage is applied to the first drive control line during the page writing operation, the page elimination operation, and the page reading operation.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
In a method for forming a contact hole electrically contacting an impurity region on a substrate present between a first semiconductor column and a second semiconductor column, the contact hole is formed lower than a gate conductor layer before the gate conductor layer is formed.
This memory device comprises, on a substrate, a plurality of semiconductor matrix memory cells standing vertically or extending horizontally in relation to the substrate, and performs: a memory write operation in which voltage applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of each memory cell is controlled to retain a hole group formed by impact ionization or a gate-induced drain leakage current inside a channel semiconductor layer; and a memory delete operation in which voltage applied to the first gate conductor layer, the second gate conductor layer, the first impurity region, and the second impurity region is controlled to delete the hole group from inside the channel semiconductor layer. The first impurity layer connects to a source line, the second impurity layer connects to a bit line, and if one of the first gate conductor layer and the second gate conductor layer connects to a word line, the other connects to a first drive control line. After the word line has gone from a first voltage to a second voltage higher than the first voltage, the voltage of the bit line goes from a third voltage to a fourth voltage higher than the third voltage, and a memory read operation is performed in which multiple pieces of data selected by the word line and stored in the semiconductor matrix are read to the bit line.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This memory device comprises a page composed of a plurality of memory cells arranged in columns on a substrate. The memory device performs: a page write operation of controlling voltages applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of each memory cell included in the page, and holding a hole group formed by impact ionization or a gate-induced drain leakage current inside a channel semiconductor layer; and a page erase operation of controlling voltages applied to the first gate conductor layer, the second gate conductor layer, the third gate conductor layer, the fourth gate conductor layer, the first impurity region, and the second impurity region, and removing the hole group from the inside of the channel semiconductor layer. The first impurity layers of the memory cells are connected to a source line, the second impurity layers are connected to a bit line, one of the first gate conductor layers and the second gate conductor layers are connected to a word line while the others are connected to a first drive control line, and the bit line is connected to a sense amplifier circuit via a first switch circuit. During a page refresh operation, page data of a first memory cell group belonging to a first page is read to the sense amplifier circuit, the first switch circuit is set to a non-conducting state, the page erase operation for the first memory cell group is performed, the first switch circuit is set to a conducting state, and the page write operation for writing back the page data of the sense amplifier circuit to the first memory cell group is performed.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
In this semiconductor device, cell transistors 24a to 24e of a dynamic flash memory and drive/signal processing circuit transistors 26a, 26b present on the outside of the cell transistors are located on a substrate 20. A source line wiring layer 30, a bit line wiring layer 31, a plate line wiring layer 32, and a word line wiring layer 33 extend horizontally with respect to the substrate 20 and are connected to lead-out wiring layers 34, 35 on an insulating layer 37 vertically from the outside of a dynamic flash memory region 21. Transistors 26a, 26b in drive/signal processing circuit regions 23a, 23b are connected to upper wiring layers 28a, 28b on the insulating layer 37 via multilayer wiring layers 25a, 25b. A high-thermal-conductivity layer 38 is present above the bit line wiring layer 31 over the entire area of the dynamic flash memory region 21.
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 27/11521 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par la région noyau de mémoire
H01L 27/11568 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la région noyau de mémoire
H01L 21/336 - Transistors à effet de champ à grille isolée
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
222 layer 18a which surrounds an upper part of the Si column 11A, a TiN layer 19a, and N+222 layer 18b which surrounds an upper part of the Si column 11B, a TiN layer 19b, and N+2222 layer 18b and he TiN layer 19b at the upper part of the Si column 11B are in the same position B.
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
Memory cells in this memory device are each formed on a semiconductor matrix, which is on a substrate and stands in the vertical direction or extends in the horizontal direction with respect to the substrate, and each perform: a writing operation in which, by controlling voltage to be applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of the memory cell, a positive hole group formed by an impact ionization phenomenon or a gate induced drain leakage current is held inside of a channel semiconductor layer; and an erasure operation in which, by controlling voltage to be applied to the first gate conductor layer, the second gate conductor layer, the first impurity region, and the second impurity region, the positive hole group is removed from inside of the channel semiconductor layer. A third impurity layer which has the same conductivity as the channel semiconductor layer and has a concentration higher than the channel semiconductor layer is provided in a boundary region between a first gate insulating layer and a second gate insulating layer.
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
Provided is a memory device including a page consisting of a plurality of memory cells arranged in rows on a substrate and including more than one of the page arranged in columns, wherein each of the memory cells contained in the page consists of a plurality of semiconductor-base memory cells on the substrate, the semiconductor-base memory cells standing erect in the vertical direction or extending in the horizontal direction with respect to the substrate. The memory device carries out: a page write operation for holding, inside a channel semiconductor layer, a hole group formed by an impact-ionization phenomenon or by a gate-induced drain leakage current by controlling voltages to be applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of each of the memory cells; and a page erase operation for removing the hole group from inside the channel semiconductor layer by controlling voltages to be applied to the first gate conductor layer, the second gate conductor layer, the first impurity region, and the second impurity region. All of the memory cells contained in a first page that has been subjected to the page erase operation are subjected to the page write operation at least once.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
Each memory cell of a memory device according to the present invention performs: a writing operation for controlling voltage to be applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of the memory cell that is formed in a semiconductor base standing on a substrate in a direction perpendicular to the substrate, and holding a positive hole group formed by an impact ionization phenomenon or a gate induced drain leakage current inside of a channel semiconductor layer; and an erasure operation for controlling voltage to be applied to the first gate conductor layer, the second gate conductor layer, the first impurity region, and the second impurity region, and removing the positive hole group from inside the channel semiconductor layer. The first gate conductor layer surrounds a portion of the side surface of the semiconductor base, and the second gate conductor layer surrounds all of the side surface of the semiconductor base.
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
According to the present invention, a memory device includes a page consisting of multiple memory cells arranged in a row on a board, each of the memory cells in the page having a first drive control line PL, a word line WL, a source line SL, and a bit line BL. The memory device performs: a page write operation of applying a first voltage V1 to the first drive control line PL, applying a second voltage V2 to the word line WL, applying a third voltage V3 to the source line SL, applying a fourth voltage V4 to the bit line BL, and thereby storing holes formed by impact ionization phenomenon in a channel semiconductor layer; a page erase operation of controlling the voltages applied to the first drive control line PL, the word line WL, the source line SL, and the bit line BL to remove the holes in the channel semiconductor layer and reduce the voltage of the channel semiconductor layer; and a page read operation of applying a fifth voltage V5 lower than the first voltage V1 to the first drive control line PL, applying a sixth voltage V6 lower than the second voltage V2 to the word line WL, applying the third voltage V3 to the source line, and applying a seventh voltage V7 lower than the fourth voltage V4 to the bit line.
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 27/11521 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par la région noyau de mémoire
H01L 27/11568 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la région noyau de mémoire
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H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
According to the present invention, a N+layer 3a connected to the bottom of a Si pillar 2 standing on a substrate 1 and a N+layer 3b connected to the top of the Si pillar 2 are provided. When one among the N+layer 3a and the N+layer 3b is a source, the other is a drain. Also, a channel region 7 is formed between the N+layer 3a and the N+layer 3b of the Si pillar 2. A first gate insulating layer 4a surrounding a lower portion of the Si pillar 2 and a second gate insulating layer 4b surrounding an upper portion of the Si pillar 2 are provided. The first gate insulating layer 4a and the second gate insulating layer 4b are respectively in contact with or close to the N+ layers 3a, 3b serving as the source and the drain. A first gate conductor layer 5a and a second gate conductor layer 5b surrounding the first gate insulating layer 4a are provided. Also, the first gate conductor layer 5a and the second gate conductor layer 5b surround the first gate insulating layer 4a and are formed separated from each other. Also, a third gate conductor layer 5c surrounding the second gate insulating layer 4b is provided. Accordingly, a dynamic flash memory cell is formed.
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
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H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 27/11521 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par la région noyau de mémoire
H01L 27/11568 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la région noyau de mémoire
222 layer 18 and a TiN layer 19 that surround an upper portion of the Si pillar 11A, and N+22222 layer 22 and the TiN layer 23 at the upper portion of the Si pillar 11B being in the same B position.
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
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G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
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78.
MEMORY DEVICE USING SEMICONDUCTOR ELEMENT, AND METHOD FOR MANUFACTURING SAME
This memory device has a substrate 1 upon which are provided: an N+layer 3a connected to a source line SL and an N+layer 3b connected to a bit line BL, the layers 3a, 3b being located at the two ends of a Si pillar 2 standing in a vertical direction; a P+layer 8 connected to the N+22 layer 4b that surrounds the Si pillar 2. Through control of the voltages applied to the source line SL, the plate line PL, the word line WL, and the bit line BL, there are performed a data retaining operation for retaining a hole group that is generated by an impact ion phenomenon or a gate-induced drain leakage current inside a channel region 7 of the Si pillar 2, and a data deleting operation for deleting the hole group from the channel region 7.
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
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G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
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79.
MEMORY DEVICE IN WHICH SEMICONDUCTOR ELEMENT IS USED
This memory device comprises a page composed of a plurality of memory cells arranged in rows on a substrate, and performs: a page writing operation for controlling the voltage applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of each memory cell included in the page, and retaining a hole group that is formed inside a channel semiconductor layer through an impact ionization phenomenon or by a gate-induced drain leakage current; a page erasing operation for controlling the voltage applied to the first gate conductor layer, the second gate conductor layer, a third gate conductor layer, a fourth gate conductor layer, the first impurity region, and the second impurity region, removing the hole group from inside the channel semiconductor layer, and further lowering the voltage of the channel semiconductor layer through capacitive coupling between the first gate conductor layer and the second gate conductor layer; and a page erasing operation in which at least two of the pages are simultaneously selected during the aforementioned page erasing operation.
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H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
80.
METHOD FOR MANUFACTURING MEMORY DEVICE USING COLUMNAR SEMICONDUCTOR ELEMENT
Dynamic flash memory according to the present invention controls voltage applied to a source line SL, plate line PL, word lines WL1, WL2, and bit lines BL1, BL2 so as to perform a data retention operation for retaining a group of holes generated due to an impact ionization phenomenon inside Si columns 12a to 12d, and so as to perform a data erasure operation for removing the group of holes from inside the Si columns 12a to 12d. In the dynamic flash memory, the following are formed on a substrate 10: an N+ layer 11a connecting to the source line SL on both ends of the vertically-standing Si columns 12a to 12d; N+ layers 13a to 13d connecting to the bit lines BL1, BL2; a TiN layer 18 surrounding a gate HfO2 layer 17a, which surrounds the Si columns 12a to 12d, and connecting to the plate line PL, which is connected between the Si columns 12a to 12d; and tin layers 26a, 26b surrounding a gate HfO2 layer 17b, which surrounds the Si columns 12a to 12d, and connecting to the word lines WL1, WL2, an SiO2 layer 23a being formed therebetween by selectively depositing an SiGe layer on the TiN layer 18 and thereafter oxidizing the SiGe layer.
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H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This memory device has, on a substrate 1, a first Si pillar 2a which stands in the vertical direction and a second Si pillar 2b, the outer circumferential line of which is located at the inner side of the outer circumferential line of the first Si pillar 2a in a plan view. The memory device further has an N+layer 3a and an N+22 layer 4b which surrounds the second Si pillar 2b. By control of voltage applied to the source line SL, the plate line PL, the word line WL, and the bit line BL, the memory device performs a data holding operation for holding a hole group, which is generated by an impact ion phenomenon or a gate-induced drain leakage current, inside a channel region 7 of a Si pillar 2, and performs a data deleting operation for deleting the hole group from the channel region.
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H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
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Each memory cell which is included in this memory device according to the present invention and which is formed in a semiconductor base standing on a substrate in a direction perpendicular to the substrate, performs: a writing operation for controlling voltage to be applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of the memory cell, and holding, inside of a channel semiconductor layer, a positive hole group formed by an impact ionization phenomenon or a gate induced drain leakage current; and an erasure operation for controlling voltage to be applied to the first gate conductor layer, the second gate conductor layer, a third gate conductor layer, a fourth gate conductor layer, the first impurity region, and the second impurity region, and removing the positive hole group from inside of the channel semiconductor layer. The first impurity layer of each of the memory cells is connected to a source line wiring layer. The second impurity layer is connected to a bit line wiring layer. One of the first gate conductor layer and the second gate conductor layer is connected to a word line wiring layer, and the other is connected to a first drive control line wiring layer. In a direction perpendicular to the substrate, the source line wiring layer is connected to the first impurity layer below the first drive control line wiring layer and the word line wiring layer.
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H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This memory device is provided with a page comprising multiple memory cells arranged in columns on a substrate. The memory device carries out: a page write operation for holding, inside a channel semiconductor layer, a hole group formed by an impact-ionization phenomenon or by a gate-induced drain leakage current by controlling voltages to be applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of each of the memory cells included in the page; a page erase operation for removing the hole group from the inside of the channel semiconductor layer by controlling voltages to be applied to the first gate conductor layer, the second gate conductor layer, a third gate conductor layer, a fourth gate conductor layer, the first impurity region, and the second impurity region; and input of page data for the page write operation to a sense amplifier circuit at the time of the page erase operation.
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H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This memory device comprises a page configured from a plurality of memory cells arranged in a row on a substrate, and performs: page write operation for controlling voltage applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region of each memory cell included in the page, and holding a hole group that is formed inside a channel semiconductor layer by an impact ionization phenomenon or by a gate induced drain leakage current; and page erase operation for controlling voltage applied to the first gate conductor layer, the second gate conductor layer, a third gate conductor layer, a fourth gate conductor layer, the first impurity region, and the second impurity region, removing the hole group from inside the channel semiconductor layer, and further lowering voltage of the channel semiconductor layer by capacitive coupling between the first gate conductor layer and the second gate conductor layer.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
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H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
The present invention performs: a data retention operation for retaining a hole group formed inside a channel semiconductor layer by impact ionization or a gate-induced drain leakage current, by controlling the voltage applied to plate lines PL0-PL2, word lines WL0-WL2, a source line SL, odd-numbered bit lines BL0o and BL1o, and even-numbered bit lines BL0e and BL1e; and a data erasing operation for removing the hole group from the inside of the channel semiconductor layer and further reducing the voltage of the channel semiconductor layer by means of capacitive coupling between the plate lines PL0-PL2 and the word lines WL0-WL2, by controlling the voltage applied to the plate lines PL0-PL2, the word lines WL0-WL2, the source line SL, the odd-numbered bit lines BL0o and BL1o, and the even-numbered bit lines BL0e and BL1e. There is a block in which a plurality of memory cells C00o-C12e are arranged in a matrix, and data stored in the memory cells in the block is read out alternately through the odd-numbered bit lines BL0o and BL1o and the even-numbered bit lines BL0e.
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G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This semiconductor memory device has, on a substrate 1, a semiconductor matrix (Si pillar) 10 standing in a vertical direction or extending in a horizontal direction and having a circular or rectangular cross section, the memory device comprising a first gate insulation layer 4a, a second gate insulation layer 4b, a first gate conductor layer 5a, and a second gate conductor layer 5b that surround the semiconductor matrix 10 between a first impurity layer 3a and a second impurity layer 3b placed at both ends of the semiconductor matrix 10. A voltage is applied to the first impurity layer 3a, the second impurity layer 3b, the first gate conductor layer 5a, and the second gate conductor layer 5b, and an impact ionization event occurs in a channel region 7 due to the current flowing between the first impurity layer 3a and the second impurity layer 3b. A memory writing operation is performed in which, of an electron group and hole group that are generated, the electron group is removed from the channel region 7 and part of the hole group is held in the channel region 7, and a memory deletion operation is performed in which the hole group held in the channel region 7 is removed from one or both of the first impurity layer 3a and the second impurity layer 3b. Two semiconductor elements constitute one memory cell, the impurity layer 3a of the first semiconductor element of the memory cell is connected to a source line SLA, the impurity layer 3b is connected to a bit line BLA, one of the gate conductor layers 5a and 5b is connected to a word line WLA and the other is connected to a drive control line PLA, the impurity layer 3a of the second semiconductor element of the memory cell is connected to the source line SLA, the impurity layer 3b is connected to the bit line BLA, and one of the gate conductor layers 5a and 5b is connected to the word line WLA and the other is connected to the drive control line PLA.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
A memory device using a semiconductor element, the memory device comprising a block having a plurality of memory cells arranged in a matrix for performing: data write operation of controlling voltage applied to a plate line PL, word lines WL0 to WL2, a source line SL, and bit lines BL0 to BL3, and holding a hole group that is formed inside a channel semiconductor layer by an impact ionization phenomenon or by a gate induced drain leakage current; and data erase operation of controlling voltage applied to the plate line PL, the word lines WL0 to WL2, the source line SL, and the bit lines BL0 to BL3, and removing the hole group from inside the channel semiconductor layer, wherein when reading, to the bit lines BL0 to BL3, stored data of the memory cell to which a first word line selected within the block is connected, the first word line is applied with a first voltage, and a second word line that is adjacent to the first word line is applied with a second voltage.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 27/11573 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la région de circuit périphérique
113333 that control a voltage applied to a plate line PL, a word line WL, a source line SL, and a bit line BL to perform a data retaining operation for retaining, inside of a channel semiconductor layer, a hole group formed by an impact ionization phenomenon or a gate-induced drain leakage current, and that control the voltage applied to the plate line PL, the word line WL, the source line SL, and the bit line BL to perform a data erasing operation for erasing the hole group from the inside of the channel semiconductor layer; and which physical block address 37 of a dynamic flash memory to which data stored in a logical block address 36 corresponds is constantly managed by a controller circuit 33 and a logical/physical conversion table 32.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 27/11573 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la région de circuit périphérique
Provided is a memory device that performs: a data-holding operation for controlling the voltage applied to plate lines PL0-PL2, word lines WL0-WL2, a source line SL, odd-numbered bit lines BL0o and BL1o, and even-numbered bit lines BL0e and BL1e, and holding a positive hole group formed by an impact ionization event inside a channel semiconductor layer, or gate induction drain leak current; and a data deletion operation for controlling the voltage applied to the plate lines PL0-PL2, the word lines WL0-WL2, the source line SL, the odd-numbered bit lines BL0o and BL1o, and the even-numbered bit lines BL0e and BL1e, and deleting the positive hole group from inside the channel semiconductor layer. The memory device has first blocks in which memory cells C00o-C12e are multiply arrayed in a matrix shape, and second blocks comprising second memory cells constituted from two cells consisting of an odd-numbered memory cell connected to the odd-numbered bit lines and an even-numbered memory cell connected to the even-numbered bit lines, and uses a semiconductor element in which the ratio of the number of first blocks and the number of second blocks inside the memory device can vary during memory device operation.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 27/11573 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la région de circuit périphérique
90.
MEMORY DEVICE USING COLUMN-SHAPED SEMICONDUCTOR ELEMENT
In this invention, an N+layer 11a that connects to a source line SL which is on both ends of vertically standing Si columns 12a–12d, N+layers 13a, 13c that connect to a bit line BL1, N+222 layer 17b surrounding the Si columns 12a–12d and which is connected between the Si columns 12a, 12b, and a TiN layer 26b that is connected to a world line WL2 which is connected between the Si columns 12c and 12d are formed on a substrate 10; and a data holding operation for controlling a voltage imparted to the source line SL, the plate line PL, the word lines WL1, WL2, and the bit lines BL1, BL2 and holding a positive hole group generated via a gate induced drain leakage current or an impact ion phenomenon within any or all of the Si columns 12a–12d, and a data erasure step for removing this positive hole group from within the Si columns 12a–12d, are carried out.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 27/11573 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la région de circuit périphérique
91.
SEMICONDUCTOR MEMORY CELL AND SEMICONDUCTOR MEMORY DEVICE
The present invention pertains to a memory device for a semiconductor element that performs a data retention operation that controls the voltage applied to a plate line PL, a word line WL, a source line SL, and bit lines BL0 to 3, and retains a hole group, formed via impact ionization or gate-induced drain leakage current, inside a channel semiconductor layer, and a data deletion operation that controls the voltage applied to the plate line PL, the word line WL, the source line SL, and the bit lines BL0 to 3 and removes the hole group from the inside of the channel semiconductor layer, and also performs a data deletion operation for removing the hole group from the inside of the channel semiconductor layer for all of memory cells CL0 to CL3 which are inside a block, in which the memory cells CL0 to CL3 are arranged in a plurality of lines, when the abovementioned memory deletion operation is carried out.
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G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This memory device has, on a substrate Sub and between a first impurity layer 3a and a second impurity layer 3b disposed on opposite sides of a semiconductor matrix (Si pillar) 10 which stands in the vertical direction or extends in the horizontal direction and which has a circular or rectangular cross section, a first gate insulating layer 4a and a second gate insulating layer 4b which enclose the semiconductor matrix 10, a first gate conductor layer 5a, a second gate conductor layer 5b, and a channel semiconductor layer 7 in which the semiconductor matrix 10 is covered with the first gate insulating layer 4a and the second gate insulating layer 4b. Voltage is applied to the first impurity layer 3a, the second impurity layer 3b, the first gate conductor layer 4a, and the second gate conductor layer 4b, and a gate induced drain leakage current is caused in a first boundary region between the first impurity layer 3a and the channel semiconductor layer 7 or in a second boundary region between the the second impurity layer 3b and the channel semiconductor layer 7, whereby a memory writing operation is performed in which, from among an electron group and a hole group generated in the channel semiconductor layer 7, the electron group is removed from the channel region 7 and a part of the hole group is held in the channel region 7, and a memory erasing operation is performed in which the hole group held in the channel region 7 is removed from the first impurity layer 3a and/or the second impurity layer 3b.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
H01L 27/11573 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec isolateurs de grille à piégeage de charge, p.ex. MNOS ou NROM caractérisées par la région de circuit périphérique
The present invention is a memory device that uses rod-shaped semiconductor elements and in which there is a block in which memory cells CL00-CL13 are arranged in a matrix and that carries out: a data holding operation in which voltage applied to plate lines PL0 and PL1, word lines WL0 and WL1, a source line SL, and bit lines BL0-BL3 is controlled so as to hold, inside a channel semiconductor layer, positive hole groups formed by an impact ionization phenomenon or a gate-induced drain leakage current; and a data deletion operation in which voltage applied to the plate lines PL0 and Pl1, the word lines WL0 and WL1, the source line SL, and the bit lines BL0-BL3 is controlled so as to delete the positive hole groups from inside the channel semiconductor layer, and the voltage of the channel semiconductor layer is reduced by capacitive coupling between the plate lines PL0 and PL1 and the word lines WL0 and WL1. In the memory cells in the block, one of a memory rewriting operation on the memory cells CL00, CL02, CL03, CL11, and CL13, which are in the data holding operation state, and a memory re-deletion operation on the memory cells CL01, CL10, and CL12, which are in the data deletion state are carried out, or both are simultaneously carried out with all the memory cells in the block.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
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H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
94.
METHOD FOR MANUFACTURING MEMORY DEVICE USING SEMICONDUCTOR ELEMENT
In the present invention: an N+layer 11a which is connected to source lines SL disposed on both sides of vertically erected Si columns 12a-12d, N+layers 13a, 13c which are connected to a bit line BL1, N+222 layers 17b surrounding the Si columns 12a-12d and which is connected to word lines WL1 connected together via Si columns 12a and 12b, and a TiN layer 26b which is connected to word lines WL2 connected together via Si columns 12c and 12d are formed on a substrate 10; and a data-holding operation for holding a hole group generated inside any or all of the Si columns 12a-12d by an impact ionization phenomenon or a gate-induced drain leakage current and a data-erasing operation for removing the hole group from inside of the Si columns 12a-12d are carried out by controlling voltages to be applied to the source lines SL, the plate lines PL, word lines WL1, WL2, and bit lines BL1, BL2.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
According to the present invention, a columnar semiconductor memory device is configured to perform: data holding operation for controlling voltage applied to a first gate conductor layer, a second gate conductor layer, a first impurity region, and a second impurity region, and holding a positive hole group that is formed inside a channel semiconductor layer by an impact ionization phenomenon or by a gate induced drain leakage current; and data erase operation for controlling voltage applied to the first gate conductor layer, the second gate conductor layer, a third gate conductor layer, a fourth gate conductor layer, the first impurity region, and the second impurity region, removing the positive hole group from inside the channel semiconductor layer, and further lowering voltage of the channel semiconductor layer by a capacity coupling between the first gate conductor layer and the second gate conductor layer.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
96.
METHOD FOR MANUFACTURING MEMORY DEVICE USING SEMICONDUCTOR ELEMENT
In the present invention, the following layers are formed on a substrate 10: an N+layer 11a connected to source lines SL at both ends of Si columns 12a-12d standing in the vertical direction; N+layers 13a, 13c connected to a bit line BL1; N+222 layer 17b surrounding the Si columns 12a-12d, and is connected to a word line WL1 connected between the Si columns 12a and 12b; and a TiN layer 26b connected to a word line WL2 connected between the Si columns 12c and 12d. Voltage applied to the source line SL, plate lines PL1, PL2, word lines WL1, WL2, and bit lines BL1, BL2 is controlled, and a data-holding operation for holding a hole group generated by an impact ion phenomenon within the Si columns 12a-12d, and a data deletion operation for deleting the hole group from within the Si columns 12a-12d, are performed.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
97.
METHOD FOR MANUFACTURING MEMORY DEVICE USING SEMICONDUCTOR ELEMENT
A first impurity layer 101a and a second impurity layer 101b are respectively formed at the two ends of an Si column 100 that stands in the vertical direction on a substrate Sub and that has a circular or rectangular horizontal cross-section. Also formed are a first gate insulation layer 103a and second gate insulation layer 103b surrounding the Si column 100, a first gate conductor layer 104a surrounding the first gate insulation layer 103a, and a second gate conductor layer 104b surrounding the second gate insulation layer 103b. A voltage is applied to the first impurity layer 101a, the second impurity layer 101b, the first gate conductor layer 104a, and the second gate conductor layer 104b to cause an impact ionization phenomenon in a channel region 102 with the current flowing between the first impurity layer 101a and the second impurity layer 101b. A memory writing action is performed in which, of an electron group and hole group which are generated, the electron group is removed from the channel region 102 and part of the hole group is held in the channel region 102. A memory deleting action is performed in which the hole group held in the channel region 102 is removed from one or both of the first impurity layer 101a and the second impurity layer 101b.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
This memory device employs, on a substrate Sub, a semiconductor matrix (Si pillar) 100 standing in a vertical direction or extending in a horizontal direction, and having a circular or rectangular cross section, the memory device comprising a first gate insulating layer 103a, a second gate insulating layer 103b, a first gate conductor layer 104a, and a second gate conductor layer 104b, which surround the semiconductor matrix 100, between a first impurity layer 101a and a second impurity layer 101b that are on both ends of the semiconductor matrix 100. The memory device performs: a memory write operation by applying a voltage to the first impurity layer 101a, the second impurity layer 101b, the first gate conductor layer 104a, and the second gate conductor layer 104b to cause an impact ionization phenomenon in a channel region 102 by a current that is passed between the first impurity layer 101a and the second impurity layer 101b, and removing, from among a hole group and an electron group generated, the electron group from the channel region 102 and retaining a part of the hole group in the channel region 102; and a memory erasure operation by removing the hole group retained in the channel region 102 from either of or both of the first impurity layer 101a and the second impurity layer 101b.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
H01L 21/8242 - Structures de mémoires dynamiques à accès aléatoire (DRAM)
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
99.
COLUMNAR SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR
In this method for forming a gate conductor layer that surrounds a semiconductor column, second and first masking material layers that are oxidation-resistant are respectively formed on a semiconductor column top section and a semiconductor column side wall, the entirety of the result is subjected to thermal or chemical oxidation, a first insulating layer is formed on an exposed first impurity region surface, and then the first masking material layer is removed and the gate conductor layer is formed on an upper section of the first insulating layer.
A contact hole C1 is formed on the boundary region between an N+layer 3aa connected to the bottom part of an Si column 6a forming a select transistor SGT on X-X' in an SRAM cell and a P+ layer 4aa connected to the bottom part of an Si column 6b forming a load transistor SGT, and a gate TiN24c surrounding an Si column 6e forming the load transistor SGT on line XX—XX'. A conductor W layer 34a is formed on the bottom part of this contact hole C1. An SiO layer 34a including a vacancy 36a is formed inside the contact hole on the W layer 34a.
brevets
