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2024 mai 1
2024 avril 1
2024 mars 5
2024 février 2
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Classe IPC
H01L 29/66 - Types de dispositifs semi-conducteurs 140
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices 109
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif 102
H01L 21/8234 - Technologie MIS 101
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée 91
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Statut
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1.

STRUCTURE AND METHOD TO IMPROVE FAV RIE PROCESS MARGIN AND ELECTROMIGRATION

      
Numéro d'application 18205178
Statut En instance
Date de dépôt 2023-06-02
Date de la première publication 2024-05-02
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Briggs, Benjamin David
  • Lee, Joe
  • Standaert, Theodorus Eduardus

Abrégé

A method of forming fully aligned vias in a semiconductor device, the method including forming a first level interconnect line embedded in a first interlevel dielectric (ILD), selectively depositing a dielectric on the first interlevel dielectric, laterally etching the selectively deposited dielectric, depositing a dielectric cap layer and a second level interlevel dielectric on top of the first interlevel dielectric, and forming a via opening.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux

2.

Fabrication of nano-sheet transistors with different threshold voltages

      
Numéro d'application 17338459
Numéro de brevet RE049954
Statut Délivré - en vigueur
Date de dépôt 2021-06-03
Date de la première publication 2024-04-30
Date d'octroi 2024-04-30
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Balakrishnan, Karthik
  • Cheng, Kangguo
  • Hashemi, Pouya
  • Reznicek, Alexander

Abrégé

A method of forming two or more nano-sheet devices with varying electrical gate lengths, including, forming at least two cut-stacks including a plurality of sacrificial release layers and at least one alternating nano-sheet channel layer on a substrate, removing a portion of the plurality of sacrificial release layers to form indentations having an indentation depth in the plurality of sacrificial release layers, and removing a portion of the at least one alternating nano-sheet channel layer to form a recess having a recess depth in the at least one alternating nano-sheet channel layers, where the recess depth is greater than the indentation depth.

Classes IPC  ?

  • H01L 21/336 - Transistors à effet de champ à grille isolée
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/8234 - Technologie MIS
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 21/84 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant autre chose qu'un corps semi-conducteur, p.ex. étant un corps isolant
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/40 - Electrodes
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
  • H01L 29/786 - Transistors à couche mince

3.

FORMING NANOSHEET TRANSISTOR USING SACRIFICIAL SPACER AND INNER SPACERS

      
Numéro d'application 18195269
Statut En instance
Date de dépôt 2023-05-09
Date de la première publication 2024-04-11
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Cheng, Kangguo
  • Frougier, Julien
  • Loubet, Nicolas

Abrégé

Fabricating a nanosheet transistor includes receiving a substrate structure having a set of nanosheet layers stacked upon a substrate, the set of nanosheet layers including at least one silicon (Si) layer, at least one silicon-germanium (SiGe) layer, a fin formed in the nanosheet layers, a gate region formed within the fin, and a trench region adjacent to the fin. A top sacrificial spacer is formed upon the fin and the trench region and etched to form a trench in the trench region. An indentation is formed within the SiGe layer in the trench region, and a sacrificial inner spacer is formed within the indentation. A source/drain (S/D) region is formed within the trench. The sacrificial top spacer and sacrificial inner spacer are etched to form an inner spacer cavity between the S/D region and the SiGe layer. An inner spacer is formed within the inner spacer cavity.

Classes IPC  ?

  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
  • H01L 29/786 - Transistors à couche mince

4.

SELECTIVE ILD DEPOSITION FOR FULLY ALIGNED VIA WITH AIRGAP

      
Numéro d'application 18139199
Statut En instance
Date de dépôt 2023-04-25
Date de la première publication 2024-03-21
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Penny, Christopher J.
  • Briggs, Benjamin D.
  • Huang, Huai
  • Clevenger, Lawrence A.
  • Rizzolo, Michael
  • Shobha, Hosadurga

Abrégé

A method is presented forming a fully-aligned via (FAV) and airgaps within a semiconductor device. The method includes forming a plurality of copper (Cu) trenches within an insulating layer, forming a plurality of ILD regions over exposed portions of the insulating layer, selectively removing a first section of the ILD regions in an airgap region, and maintaining a second section of the ILD regions in a non-airgap region. The method further includes forming airgaps in the airgap region and forming a via in the non-airgap region contacting a Cu trench of the plurality of Cu trenches.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/528 - Configuration de la structure d'interconnexion

5.

SELF ALIGNED PATTERN FORMATION POST SPACER ETCHBACK IN TIGHT PITCH CONFIGURATIONS

      
Numéro d'application 18140425
Statut En instance
Date de dépôt 2023-04-27
Date de la première publication 2024-03-21
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Burns, Sean D.
  • Clevenger, Lawrence A.
  • Colburn, Matthew E.
  • Felix, Nelson M.
  • Kanakasabapathy, Sivananda K.
  • Penny, Christopher J.
  • Quon, Roger A.
  • Saulnier, Nicole A.

Abrégé

A method of forming a structure for etch masking that includes forming first dielectric spacers on sidewalls of a plurality of mandrel structures and forming non-mandrel structures in space between adjacent first dielectric spacers. Second dielectric spacers are formed on sidewalls of an etch mask having a window that exposes a connecting portion of a centralized first dielectric spacer. The connecting portion of the centralized first dielectric spacer is removed. The mandrel structures and non-mandrel structures are removed selectively to the first dielectric spacers to provide an etch mask. The connecting portion removed from the centralized first dielectric spacer provides an opening connecting a first trench corresponding to the mandrel structures and a second trench corresponding to the non-mandrel structures.

Classes IPC  ?

  • H01L 21/033 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou comportant des couches inorganiques
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/528 - Configuration de la structure d'interconnexion

6.

NANOSHEET CHANNEL-TO-SOURCE AND DRAIN ISOLATION

      
Numéro d'application 18133931
Statut En instance
Date de dépôt 2023-04-12
Date de la première publication 2024-03-14
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Bergendahl, Marc A.
  • Cheng, Kangguo
  • Lie, Fee Li
  • Miller, Eric R.
  • Sporre, John R.
  • Teehan, Sean

Abrégé

A method and structures are used to fabricate a nanosheet semiconductor device. Nanosheet fins including nanosheet stacks including alternating silicon (Si) layers and silicon germanium (SiGe) layers are formed on a substrate and etched to define a first end and a second end along a first axis between which each nanosheet fin extends parallel to every other nanosheet fin. The SiGe layers are undercut in the nanosheet stacks at the first end and the second end to form divots, and a dielectric is deposited in the divots. The SiGe layers between the Si layers are removed before forming source and drain regions of the nanosheet semiconductor device such that there are gaps between the Si layers of each nanosheet stack, and the dielectric anchors the Si layers. The gaps are filled with an oxide that is removed after removing the dummy gate and prior to forming the replacement gate.

Classes IPC  ?

  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/762 - Régions diélectriques
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/786 - Transistors à couche mince

7.

Two-color self-aligned double patterning (SADP) to yield static random access memory (SRAM) and dense logic

      
Numéro d'application 18201061
Numéro de brevet 11978639
Statut Délivré - en vigueur
Date de dépôt 2023-05-23
Date de la première publication 2024-03-07
Date d'octroi 2024-05-07
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Lie, Fee Li
  • Shao, Dongbing
  • Wong, Robert C.
  • Xu, Yongan

Abrégé

First lithography and etching are carried out on a semiconductor structure to provide a first intermediate semiconductor structure having a first set of surface features corresponding to a first portion of desired fin formation mandrels. Second lithography and etching are carried out on the first intermediate structure, using a second mask, to provide a second intermediate semiconductor structure having a second set of surface features corresponding to a second portion of the mandrels. The second set of surface features are unequally spaced from the first set of surface features and/or the features have different pitch. The fin formation mandrels are formed in the second intermediate semiconductor structure using the first and second sets of surface features; spacer material is deposited over the mandrels and is etched back to form a third intermediate semiconductor structure having a fin pattern. Etching is carried out on same to produce the fin pattern.

Classes IPC  ?

  • H01L 21/308 - Traitement chimique ou électrique, p.ex. gravure électrolytique en utilisant des masques
  • H01L 21/033 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou comportant des couches inorganiques
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/8234 - Technologie MIS
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]

8.

AIR GAP SPACER FORMATION FOR NANO-SCALE SEMICONDUCTOR DEVICES

      
Numéro d'application 18132333
Statut En instance
Date de dépôt 2023-04-07
Date de la première publication 2024-03-07
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Cheng, Kangguo
  • Haigh, Thomas J.
  • Li, Juntao
  • Liniger, Eric G.
  • Mehta, Sanjay C.
  • Nguyen, Son V.
  • Park, Chanro
  • Yamashita, Tenko

Abrégé

Semiconductor devices having air gap spacers that are formed as part of BEOL or MOL layers of the semiconductor devices are provided, as well as methods for fabricating such air gap spacers. For example, a method comprises forming a first metallic structure and a second metallic structure on a substrate, wherein the first and second metallic structures are disposed adjacent to each other with insulating material disposed between the first and second metallic structures. The insulating material is etched to form a space between the first and second metallic structures. A layer of dielectric material is deposited over the first and second metallic structures using a pinch-off deposition process to form an air gap in the space between the first and second metallic structures, wherein a portion of the air gap extends above an upper surface of at least one of the first metallic structure and the second metallic structure.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

9.

MINIMIZING SHORTING BETWEEN FINFET EPITAXIAL REGIONS

      
Numéro d'application 18136641
Statut En instance
Date de dépôt 2023-04-19
Date de la première publication 2024-02-15
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Cheng, Kangguo
  • Pranatharthiharan, Balasubramanian
  • Reznicek, Alexander
  • Surisetty, Charan V.

Abrégé

The present invention relates generally to semiconductors, and more particularly, to a structure and method of minimizing shorting between epitaxial regions in small pitch fin field effect transistors (FinFETs). In an embodiment, a dielectric region may be formed in a middle portion of a gate structure. The gate structure be formed using a gate replacement process, and may cover a middle portion of a first fin group, a middle portion of a second fin group and an intermediate region of the substrate between the first fin group and the second fin group. The dielectric region may be surrounded by the gate structure in the intermediate region. The gate structure and the dielectric region may physically separate epitaxial regions formed on the first fin group and the second fin group from one another.

Classes IPC  ?

  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
  • H01L 21/8234 - Technologie MIS
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 21/84 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant autre chose qu'un corps semi-conducteur, p.ex. étant un corps isolant
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter

10.

FINFET DEVICES

      
Numéro d'application 18115302
Statut En instance
Date de dépôt 2023-02-28
Date de la première publication 2024-02-01
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Basker, Veeraraghavan S.
  • Cheng, Kangguo
  • Standaert, Theodorus E.
  • Wang, Junli

Abrégé

FinFET devices and processes to prevent fin or gate collapse (e.g., flopover) in finFET devices are provided. The method includes forming a first set of trenches in a semiconductor material and filling the first set of trenches with insulator material. The method further includes forming a second set of trenches in the semiconductor material, alternating with the first set of trenches that are filled. The second set of trenches form semiconductor structures which have a dimension of fin structures. The method further includes filling the second set of trenches with insulator material. The method further includes recessing the insulator material within the first set of trenches and the second set of trenches to form the fin structures.

Classes IPC  ?

  • H01L 21/8234 - Technologie MIS
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/306 - Traitement chimique ou électrique, p.ex. gravure électrolytique
  • H01L 21/324 - Traitement thermique pour modifier les propriétés des corps semi-conducteurs, p.ex. recuit, frittage
  • H01L 21/762 - Régions diélectriques
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/66 - Types de dispositifs semi-conducteurs

11.

ALTERNATING HARDMASKS FOR TIGHT-PITCH LINE FORMATION

      
Numéro d'application 18109631
Statut En instance
Date de dépôt 2023-02-14
Date de la première publication 2024-01-25
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Burns, Sean D.
  • Felix, Nelson M.
  • Liu, Chi-Chun
  • Mignot, Yann A.M.
  • Sieg, Stuart A.

Abrégé

A method for forming fins includes forming a three-color hardmask fin pattern on a fin base layer. The three-color hardmask fin pattern includes hardmask fins of three mutually selectively etchable compositions. Some of the fins of the first color are etched away with a selective etch that does not remove fins of a second color or a third color and that leaves at least one fin of the first color behind. The fins of the second color are etched away. Fins are etched into the fin base layer by anisotropically etching around remaining fins of the first color and fins of the third color.

Classes IPC  ?

  • H01L 21/308 - Traitement chimique ou électrique, p.ex. gravure électrolytique en utilisant des masques
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 21/033 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou comportant des couches inorganiques
  • H01L 21/8234 - Technologie MIS

12.

AIR GAP SPACER FOR METAL GATES

      
Numéro d'application 18073294
Statut En instance
Date de dépôt 2022-12-01
Date de la première publication 2023-11-02
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Bergendahl, Marc A.
  • Cheng, Kangguo
  • Lie, Fee Li
  • Miller, Eric R.
  • Sporre, John R.
  • Teehan, Sean

Abrégé

A method of forming a semiconductor device that includes forming a trench adjacent to a gate structure to expose a contact surface of one of a source region and a drain region. A sacrificial spacer may be formed on a sidewall of the trench and on a sidewall of the gate structure. A metal contact may then be formed in the trench to at least one of the source region and the drain region. The metal contact has a base width that is less than an upper surface width of the metal contact. The sacrificial spacer may be removed, and a substantially conformal dielectric material layer can be formed on sidewalls of the metal contact and the gate structure. Portions of the conformally dielectric material layer contact one another at a pinch off region to form an air gap between the metal contact and the gate structure.

Classes IPC  ?

  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 29/45 - Electrodes à contact ohmique
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/8234 - Technologie MIS
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter

13.

SELF-FORMING BARRIER FOR USE IN AIR GAP FORMATION

      
Numéro d'application 17992273
Statut En instance
Date de dépôt 2022-11-22
Date de la première publication 2023-10-19
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Briggs, Benjamin D.
  • Huang, Elbert
  • Nogami, Takeshi
  • Penny, Christopher J.

Abrégé

An etch back air gap (EBAG) process is provided. The EBAG process includes forming an initial structure that includes a dielectric layer disposed on a substrate and a liner disposed to line a trench defined in the dielectric layer. The process further includes impregnating a metallic interconnect material with dopant materials, filling a remainder of the trench with the impregnated metallic interconnect materials to form an intermediate structure and drive-out annealing of the intermediate structure. The drive-out annealing of the intermediate structure serves to drive the dopant materials out of the impregnated metallic interconnect materials and thereby forms a chemical- and plasma-attack immune material.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/321 - Post-traitement
  • H01L 21/3215 - Dopage des couches
  • H01L 21/3115 - Dopage des couches isolantes
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux

14.

STABLE WORK FUNCTION FOR NARROW-PITCH DEVICES

      
Numéro d'application 17900205
Statut En instance
Date de dépôt 2022-08-31
Date de la première publication 2023-09-21
Propriétaire TESSERA, LLC (USA)
Inventeur(s)
  • Ando, Takashi
  • Bajaj, Mohit
  • Hook, Terence B.
  • Pandey, Rajan K.
  • Sathiyanarayanan, Rajesh

Abrégé

A work function setting metal stack includes a configuration of layers including a high dielectric constant layer and a diffusion prevention layer formed on the high dielectric constant layer. An aluminum doped TiC layer has a thickness greater than 5 nm wherein the configuration of layers is employed between two regions as a diffusion barrier to prevent mass diffusion between the two regions.

Classes IPC  ?

  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/3205 - Dépôt de couches non isolantes, p.ex. conductrices ou résistives, sur des couches isolantes; Post-traitement de ces couches
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 21/283 - Dépôt de matériaux conducteurs ou isolants pour les électrodes
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/786 - Transistors à couche mince
  • H01L 29/51 - Matériaux isolants associés à ces électrodes

15.

SEMICONDUCTOR STRUCTURES INCLUDING MIDDLE-OF-LINE (MOL) CAPACITANCE REDUCTION FOR SELF-ALIGNED CONTACT IN GATE STACK

      
Numéro d'application 17980949
Statut En instance
Date de dépôt 2022-11-04
Date de la première publication 2023-09-21
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Ok, Injo
  • Pranatharthiharan, Balasubramanian
  • Seo, Soon-Cheon
  • Surisetty, Charan V.

Abrégé

A method of forming a semiconductor structure includes forming a first middle-of-line (MOL) oxide layer and a second MOL oxide layer in the semiconductor structure. The first MOL oxide layer including multiple gate stacks formed on a substrate, and each gate stack of the gate stacks including a source/drain junction. A first nitride layer is formed over a silicide in the first MOL oxide layer. A second nitride layer is formed. Trenches are formed through the second nitride layer down to the source/drain junctions. A nitride cap of the plurality of gate stacks is selectively recessed. At least one self-aligned contact area (CA) element is formed within the first nitride layer. The first MOL oxide layer is selectively recessed. An air-gap oxide layer is deposited. The air gap oxide layer is reduced to the at least one self-aligned CA element and the first nitride layer.

Classes IPC  ?

  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 21/764 - Espaces d'air
  • H01L 21/762 - Régions diélectriques
  • H01L 21/3105 - Post-traitement
  • H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 23/485 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes formées de couches conductrices inséparables du corps semi-conducteur sur lequel elles ont été déposées formées de structures en couches comprenant des couches conductrices et isolantes, p.ex. contacts planaires
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/8234 - Technologie MIS
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p.ex. structures d'interconnexions enterrées
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée

16.

Gate cut with integrated etch stop layer

      
Numéro d'application 18076755
Numéro de brevet 11776957
Statut Délivré - en vigueur
Date de dépôt 2022-12-07
Date de la première publication 2023-09-07
Date d'octroi 2023-10-03
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Bergendahl, Marc A.
  • Greene, Andrew M.
  • Venigalla, Rajasekhar

Abrégé

A method of forming a power rail to semiconductor devices comprising removing a portion of the gate structure forming a gate cut trench separating a first active region of fin structures from a second active region of fin structures. A conformal etch stop layer is formed in the gate cut trench. A fill material is formed on the conformal etch stop layer filling at least a portion of the gate cut trench. The fill material has a composition that is etched selectively to the conformal etch stop layer. A power rail is formed in the gate cut trench. The conformal etch stop layer obstructs lateral etching during forming the power rail to substantially eliminate power rail to gate structure shorting.

Classes IPC  ?

  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 21/8234 - Technologie MIS
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 23/62 - Protection contre l'excès de courant ou la surcharge, p.ex. fusibles, shunts
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

17.

Bulk Nanosheet with Dielectric Isolation

      
Numéro d'application 17892827
Statut En instance
Date de dépôt 2022-08-22
Date de la première publication 2023-06-22
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Cheng, Kangguo
  • Doris, Bruce B.
  • Wang, Junli

Abrégé

Techniques for dielectric isolation in bulk nanosheet devices are provided. In one aspect, a method of forming a nanosheet device structure with dielectric isolation includes the steps of: optionally implanting at least one dopant into a top portion of a bulk semiconductor wafer, wherein the at least one dopant is configured to increase an oxidation rate of the top portion of the bulk semiconductor wafer; forming a plurality of nanosheets as a stack on the bulk semiconductor wafer; patterning the nanosheets to form one or more nanowire stacks and one or more trenches between the nanowire stacks; forming spacers covering sidewalls of the nanowire stacks; and oxidizing the top portion of the bulk semiconductor wafer through the trenches, wherein the oxidizing step forms a dielectric isolation region in the top portion of the bulk semiconductor wafer. A nanowire FET and method for formation thereof are also provided.

Classes IPC  ?

  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/167 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée caractérisés en outre par le matériau de dopage
  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/762 - Régions diélectriques
  • H01L 21/84 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant autre chose qu'un corps semi-conducteur, p.ex. étant un corps isolant
  • H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 29/786 - Transistors à couche mince

18.

SEMICONDUCTOR DEVICE WITH REDUCED VIA RESISTANCE

      
Numéro d'application 17953037
Statut En instance
Date de dépôt 2022-09-26
Date de la première publication 2023-01-19
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Murray, Conal E.
  • Yang, Chih-Chao

Abrégé

A semiconductor interconnect structure having a first electrically conductive structure having a plurality of bottom portions; a dielectric capping layer, at least a portion of the dielectric capping layer being in contact with a first bottom portion of the plurality of bottom portions; and a second electrically conductive structure in electrical contact with a second bottom portion of the plurality of bottom portions. A method of forming the interconnect structure is also provided.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • C23F 4/00 - Procédés pour enlever des matériaux métalliques des surfaces, non couverts par le groupe ou
  • C23F 1/44 - Compositions pour enlever des matériaux métalliques d'un substrat métallique de composition différente

19.

FORMING SELF-ALIGNED VIAS AND AIR-GAPS IN SEMICONDUCTOR FABRICATION

      
Numéro d'application 17833366
Statut En instance
Date de dépôt 2022-06-06
Date de la première publication 2022-12-22
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Clevenger, Lawrence A.
  • Radens, Carl J.
  • Zhang, John H.

Abrégé

A semiconductor device includes a first trench on a mandrel line through a top mask layer and stopping at a middle mask layer; and a second trench on a non-mandrel line through the top mask layer and stopping at the middle mask layer. A spacer material is removed from a structure resulting from etching the first trench and the second trench. The device includes a first via structure, formed using a removable material, in the first trench; a second via structure, formed using a removable material, in the second trench; an air-gap formed in a third trench created at a location of the spacer; a fourth trench formed by etching, to remove the first via structure and a first portion of a bottom mask layer under the first via structure; and a self-aligned line-end via on the mandrel line formed by filling the fourth trench with a conductive metal.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 21/8234 - Technologie MIS
  • H01L 21/311 - Gravure des couches isolantes

20.

Package-on-package assembly with wire bonds to encapsulation surface

      
Numéro d'application 17867554
Numéro de brevet 11830845
Statut Délivré - en vigueur
Date de dépôt 2022-07-18
Date de la première publication 2022-11-24
Date d'octroi 2023-11-28
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Sato, Hiroaki
  • Kang, Teck-Gyu
  • Haba, Belgacem
  • Osborn, Philip R.
  • Wang, Wei-Shun
  • Chau, Ellis
  • Mohammed, Ilyas
  • Masuda, Norihito
  • Sakuma, Kazuo
  • Hashimoto, Kiyoaki
  • Inetaro, Kurosawa
  • Kikuchi, Tomoyuki

Abrégé

Apparatuses relating to a microelectronic package are disclosed. In one such apparatus, a substrate has first contacts on an upper surface thereof. A microelectronic die has a lower surface facing the upper surface of the substrate and having second contacts on an upper surface of the microelectronic die. Wire bonds have bases joined to the first contacts and have edge surfaces between the bases and corresponding end surfaces. A first portion of the wire bonds are interconnected between a first portion of the first contacts and the second contacts. The end surfaces of a second portion of the wire bonds are above the upper surface of the microelectronic die. A dielectric layer is above the upper surface of the substrate and between the wire bonds. The second portion of the wire bonds have uppermost portions thereof bent over to be parallel with an upper surface of the dielectric layer.

Classes IPC  ?

  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/13 - Supports, p.ex. substrats isolants non amovibles caractérisés par leur forme
  • H01L 23/31 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par leur disposition
  • H01L 23/495 - Cadres conducteurs
  • H01L 23/498 - Connexions électriques sur des substrats isolants
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 25/10 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs ayant des conteneurs séparés
  • H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des groupes principaux , ou dans une seule sous-classe de , , p.ex. circuit hybrides
  • H01L 25/04 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés
  • H01L 27/146 - Structures de capteurs d'images
  • H01L 21/56 - Capsulations, p.ex. couches de capsulation, revêtements
  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants

21.

Two dimension material fin sidewall

      
Numéro d'application 17859578
Numéro de brevet 11929286
Statut Délivré - en vigueur
Date de dépôt 2022-07-07
Date de la première publication 2022-11-03
Date d'octroi 2024-03-12
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Rosenblatt, Sami
  • Topaloglu, Rasit O.

Abrégé

A semiconductor structure includes fins that have a 2D material, such as Graphene, upon at least the fin sidewalls. The thickness of the 2D material sidewall may be tuned to achieve desired finFET band gap control. Neighboring fins of the semiconductor structure form fin wells. The semiconductor structure may include a fin cap upon each fin and the 2D material is formed upon the sidewalls of the fin and the bottom surface of the fin wells. The semiconductor structure may include a well-plug at the bottom of the fin wells and the 2D material is formed upon the sidewalls and upper surface of the fins. The semiconductor structure may include both fin caps and well-plugs such that the 2D material is formed upon the sidewalls of the fins.

Classes IPC  ?

  • H01L 21/8234 - Technologie MIS
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/3105 - Post-traitement
  • H01L 21/762 - Régions diélectriques
  • H01L 21/82 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/16 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée
  • H01L 29/165 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée comprenant plusieurs des éléments prévus en dans différentes régions semi-conductrices
  • H01L 29/24 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des matériaux semi-conducteurs inorganiques non couverts par les groupes , ,  ou
  • H01L 29/51 - Matériaux isolants associés à ces électrodes
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

22.

SELECTIVE REMOVAL OF SEMICONDUCTOR FINS

      
Numéro d'application 17750953
Statut En instance
Date de dépôt 2022-05-23
Date de la première publication 2022-10-27
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Basker, Veeraraghavan S.
  • Cheng, Kangguo
  • Khakifirooz, Ali

Abrégé

An array of semiconductor fins is formed on a top surface of a substrate. A dielectric material liner is formed on the surfaces of the array of semiconductor fins. A photoresist layer is applied and patterned such that sidewalls of an opening in the photoresist layer are parallel to the lengthwise direction of the semiconductor fins, and are asymmetrically laterally offset from a lengthwise direction passing through the center of mass of a semiconductor fin to be subsequently removed. An angled ion implantation is performed to convert a top portion of dielectric material liner into a compound material portion. The compound material portion is removed selective to the remaining dielectric material liner, and the physically exposed semiconductor fin can be removed by an etch or converted into a dielectric material portion by a conversion process. The dielectric material liner can be removed after removal of the semiconductor fin.

Classes IPC  ?

  • H01L 21/8234 - Technologie MIS
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 21/265 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée produisant une implantation d'ions
  • H01L 21/762 - Régions diélectriques
  • H01L 21/306 - Traitement chimique ou électrique, p.ex. gravure électrolytique
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/308 - Traitement chimique ou électrique, p.ex. gravure électrolytique en utilisant des masques
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/32 - Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes pour former des couches isolantes en surface, p.ex. pour masquer ou en utilisant des techniques photolithographiques; Post-traitement de ces couches; Emploi de matériaux spécifiés pour ces couches en utilisant des masques
  • H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
  • H01L 21/027 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

23.

PUNCH THROUGH STOPPER IN BULK FINFET DEVICE

      
Numéro d'application 17847448
Statut En instance
Date de dépôt 2022-06-23
Date de la première publication 2022-10-20
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Basker, Veeraraghavan S.
  • Liu, Zuoguang
  • Yamashita, Tenko
  • Yeh, Chun-Chen

Abrégé

A method of forming a semiconductor device that includes forming a fin structure from a bulk semiconductor substrate and forming an isolation region contacting a lower portion of a sidewall of the fin structure, wherein an upper portion of the sidewall of the fin structure is exposed. A sacrificial spacer is formed on the upper portion of the sidewall of the fin structure. The isolation regions are recessed to provide an exposed section of the sidewall of the fin structure. A doped semiconductor material is formed on the exposed section of the lower portion of the sidewall of the fin structure. Dopant is diffused from the doped semiconductor material to a base portion of the fin structure.

Classes IPC  ?

  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 21/22 - Diffusion des impuretés, p.ex. des matériaux de dopage, des matériaux pour électrodes, à l'intérieur ou hors du corps semi-conducteur, ou entre les régions semi-conductrices; Redistribution des impuretés, p.ex. sans introduction ou sans élimination de matériau dopant supplémentaire
  • H01L 21/225 - Diffusion des impuretés, p.ex. des matériaux de dopage, des matériaux pour électrodes, à l'intérieur ou hors du corps semi-conducteur, ou entre les régions semi-conductrices; Redistribution des impuretés, p.ex. sans introduction ou sans élimination de matériau dopant supplémentaire en utilisant la diffusion dans ou hors d'un solide, à partir d'une ou en phase solide, p.ex. une couche d'oxyde dopée
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/324 - Traitement thermique pour modifier les propriétés des corps semi-conducteurs, p.ex. recuit, frittage
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 21/265 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée produisant une implantation d'ions
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 21/762 - Régions diélectriques

24.

NANOSHEET FIELD EFFECT TRANSISTORS WITH PARTIAL INSIDE SPACERS

      
Numéro d'application 17726766
Statut En instance
Date de dépôt 2022-04-22
Date de la première publication 2022-10-06
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Guillorn, Michael A.
  • Hook, Terence B.
  • Robison, Robert R.
  • Vega, Reinaldo A.
  • Venigalla, Rajasekhar

Abrégé

A method of forming a nanosheet device, including forming a channel stack on a substrate, where the channel stack includes at least one nanosheet channel layer and at least one sacrificial release layer, forming a stack cover layer on at least a portion of the channel stack, forming a dummy gate on at least a portion of the stack cover layer, wherein at least a portion of the at least one nanosheet channel layer and at least one sacrificial release layer is exposed on opposite sides of the dummy gate, removing at least a portion of the at least one sacrificial release layer on each side of the dummy gate to form a sacrificial supporting rib, and forming an inner spacer layer on exposed portions of the at least one nanosheet channel layer and at least one sacrificial supporting rib.

Classes IPC  ?

  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 29/786 - Transistors à couche mince
  • B82Y 10/00 - Nanotechnologie pour le traitement, le stockage ou la transmission d’informations, p.ex. calcul quantique ou logique à un électron
  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus

25.

SELECTIVE GAS ETCHING FOR SELF-ALIGNED PATTERN TRANSFER

      
Numéro d'application 17688068
Statut En instance
Date de dépôt 2022-03-07
Date de la première publication 2022-08-18
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Arnold, John Christopher
  • Burns, Sean D.
  • Mignot, Yann Alain Marcel
  • Xu, Yongan

Abrégé

Selective gas etching for self-aligned pattern transfer uses a first block and a separate second block formed in a sacrificial layer to transfer critical dimensions to a desired final layer using a selective gas etching process. The first block is a first hardmask material that can be plasma etched using a first gas, and the second block is a second hardmask material that can be plasma etched using a second gas separate from the first gas. The first hardmask material is not plasma etched using the second gas, and the second hardmask material is not plasma etched using the first gas.

Classes IPC  ?

  • H01L 21/033 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou comportant des couches inorganiques
  • H01L 21/027 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/308 - Traitement chimique ou électrique, p.ex. gravure électrolytique en utilisant des masques
  • H01L 21/306 - Traitement chimique ou électrique, p.ex. gravure électrolytique
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 21/31 - Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes pour former des couches isolantes en surface, p.ex. pour masquer ou en utilisant des techniques photolithographiques; Post-traitement de ces couches; Emploi de matériaux spécifiés pour ces couches
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives

26.

Selective recessing to form a fully aligned via

      
Numéro d'application 17571814
Numéro de brevet 11837501
Statut Délivré - en vigueur
Date de dépôt 2022-01-10
Date de la première publication 2022-06-09
Date d'octroi 2023-12-05
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Briggs, Benjamin D.
  • Dechene, Jessica
  • Huang, Elbert
  • Lee, Joe
  • Standaert, Theodorus E.

Abrégé

A method of forming a semiconductor device having a vertical metal line interconnect (via) fully aligned to a first direction of a first interconnect layer and a second direction of a second interconnect layer in a selective recess region by forming a plurality of metal lines in a first dielectric layer; and recessing in a recess region first portions of the plurality of metal lines such that top surfaces of the first portions of the plurality of metal lines are below a top surface of the first dielectric layer; wherein a non-recess region includes second portions of the plurality of metal lines that are outside the recess region.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux

27.

Advanced copper interconnects with hybrid microstructure

      
Numéro d'application 17546511
Numéro de brevet 11881433
Statut Délivré - en vigueur
Date de dépôt 2021-12-09
Date de la première publication 2022-05-26
Date d'octroi 2024-01-23
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Edelstein, Daniel C.
  • Yang, Chih-Chao

Abrégé

A device relates to a semiconductor device. The semiconductor device includes a narrow-line bamboo microstructure integrated within a metal layer of the semiconductor device and a narrow-line polycrystalline microstructure. The narrow-line polycrystalline microstructure is integrated within the same metal layer as the narrow-line bamboo microstructure.

Classes IPC  ?

  • H01L 21/76 - Réalisation de régions isolantes entre les composants
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 21/288 - Dépôt de matériaux conducteurs ou isolants pour les électrodes à partir d'un liquide, p.ex. dépôt électrolytique

28.

Hybrid-channel nano-sheet FETs

      
Numéro d'application 17592470
Numéro de brevet 11798852
Statut Délivré - en vigueur
Date de dépôt 2022-02-03
Date de la première publication 2022-05-19
Date d'octroi 2023-10-24
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Bi, Zhenxing
  • Cheng, Kangguo
  • Xu, Peng
  • Xu, Wenyu

Abrégé

Semiconductor devices and methods of forming a first layer cap at ends of layers of first channel material in a stack of alternating layers of first channel material and second channel material. A second layer cap is formed at ends of the layers of second channel material. The first layer caps are etched away in a first device region. The second layer caps are etched away in a second device region.

Classes IPC  ?

  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
  • H01L 29/786 - Transistors à couche mince

29.

Method of forming copper interconnect structure with manganese barrier layer

      
Numéro d'application 17556382
Numéro de brevet 11804405
Statut Délivré - en vigueur
Date de dépôt 2021-12-20
Date de la première publication 2022-04-14
Date d'octroi 2023-10-31
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Edelstein, Daniel C.
  • Nguyen, Son V.
  • Nogami, Takeshi
  • Priyadarshini, Deepika
  • Shobha, Hosadurga

Abrégé

Low capacitance and high reliability interconnect structures and methods of manufacture are disclosed. The method includes forming a copper based interconnect structure in an opening of a dielectric material. The method further includes forming a capping layer on the copper based interconnect structure. The method further includes oxidizing the capping layer and any residual material formed on a surface of the dielectric material. The method further includes forming a barrier layer on the capping layer by outdiffusing a material from the copper based interconnect structure to a surface of the capping layer. The method further includes removing the residual material, while the barrier layer on the surface of the capping layer protects the capping layer.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées

30.

FinFET devices

      
Numéro d'application 17482903
Numéro de brevet 11615988
Statut Délivré - en vigueur
Date de dépôt 2021-09-23
Date de la première publication 2022-01-13
Date d'octroi 2023-03-28
Propriétaire Tessera, LLC (USA)
Inventeur(s)
  • Basker, Veeraraghavan S.
  • Cheng, Kangguo
  • Standaert, Theodorus E.
  • Wang, Junli

Abrégé

FinFET devices and processes to prevent fin or gate collapse (e.g., flopover) in finFET devices are provided. The method includes forming a first set of trenches in a semiconductor material and filling the first set of trenches with insulator material. The method further includes forming a second set of trenches in the semiconductor material, alternating with the first set of trenches that are filled. The second set of trenches form semiconductor structures which have a dimension of fin structures. The method further includes filling the second set of trenches with insulator material. The method further includes recessing the insulator material within the first set of trenches and the second set of trenches to form the fin structures.

Classes IPC  ?

  • H01L 21/8234 - Technologie MIS
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/762 - Régions diélectriques
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 21/306 - Traitement chimique ou électrique, p.ex. gravure électrolytique
  • H01L 21/324 - Traitement thermique pour modifier les propriétés des corps semi-conducteurs, p.ex. recuit, frittage

31.

Forming nanosheet transistor using sacrificial spacer and inner spacers

      
Numéro d'application 17465135
Numéro de brevet 11682715
Statut Délivré - en vigueur
Date de dépôt 2021-09-02
Date de la première publication 2021-12-23
Date d'octroi 2023-06-20
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Cheng, Kangguo
  • Frougier, Julien
  • Loubet, Nicolas

Abrégé

Fabricating a nanosheet transistor includes receiving a substrate structure having a set of nanosheet layers stacked upon a substrate, the set of nanosheet layers including at least one silicon (Si) layer, at least one silicon-germanium (SiGe) layer, a fin formed in the nanosheet layers, a gate region formed within the fin, and a trench region adjacent to the fin. A top sacrificial spacer is formed upon the fin and the trench region and etched to form a trench in the trench region. An indentation is formed within the SiGe layer in the trench region, and a sacrificial inner spacer is formed within the indentation. A source/drain (S/D) region is formed within the trench. The sacrificial top spacer and sacrificial inner spacer are etched to form an inner spacer cavity between the S/D region and the SiGe layer. An inner spacer is formed within the inner spacer cavity.

Classes IPC  ?

  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/786 - Transistors à couche mince
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/165 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée comprenant plusieurs des éléments prévus en dans différentes régions semi-conductrices

32.

Two-color self-aligned double patterning (SADP) to yield static random access memory (SRAM) and dense logic

      
Numéro d'application 17360819
Numéro de brevet 11699591
Statut Délivré - en vigueur
Date de dépôt 2021-06-28
Date de la première publication 2021-11-04
Date d'octroi 2023-07-11
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Lie, Fee Li
  • Shao, Dongbing
  • Wong, Robert C.
  • Xu, Yongan

Abrégé

First lithography and etching are carried out on a semiconductor structure to provide a first intermediate semiconductor structure having a first set of surface features corresponding to a first portion of desired fin formation mandrels. Second lithography and etching are carried out on the first intermediate structure, using a second mask, to provide a second intermediate semiconductor structure having a second set of surface features corresponding to a second portion of the mandrels. The second set of surface features are unequally spaced from the first set of surface features and/or the features have different pitch. The fin formation mandrels are formed in the second intermediate semiconductor structure using the first and second sets of surface features; spacer material is deposited over the mandrels and is etched back to form a third intermediate semiconductor structure having a fin pattern. Etching is carried out on same to produce the fin pattern.

Classes IPC  ?

  • H01L 21/308 - Traitement chimique ou électrique, p.ex. gravure électrolytique en utilisant des masques
  • H01L 21/033 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou comportant des couches inorganiques
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 21/8234 - Technologie MIS
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]

33.

Alternating hardmasks for tight-pitch line formation

      
Numéro d'application 17340915
Numéro de brevet 11610780
Statut Délivré - en vigueur
Date de dépôt 2021-06-07
Date de la première publication 2021-10-28
Date d'octroi 2023-03-21
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Burns, Sean D.
  • Felix, Nelson M.
  • Liu, Chi-Chun
  • Mignot, Yann A. M.
  • Sieg, Stuart A.

Abrégé

A method for forming fins includes forming a three-color hardmask fin pattern on a fin base layer. The three-color hardmask fin pattern includes hardmask fins of three mutually selectively etchable compositions. Some of the fins of the first color are etched away with a selective etch that does not remove fins of a second color or a third color and that leaves at least one fin of the first color behind. The fins of the second color are etched away. Fins are etched into the fin base layer by anisotropically etching around remaining fins of the first color and fins of the third color.

Classes IPC  ?

  • H01L 21/308 - Traitement chimique ou électrique, p.ex. gravure électrolytique en utilisant des masques
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 21/033 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou comportant des couches inorganiques
  • H01L 21/8234 - Technologie MIS

34.

Semiconductor device including a porous dielectric layer, and method of forming the semiconductor device

      
Numéro d'application 17341112
Numéro de brevet 11574864
Statut Délivré - en vigueur
Date de dépôt 2021-06-07
Date de la première publication 2021-10-28
Date d'octroi 2023-02-07
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Briggs, Benjamin D.
  • Clevenger, Lawrence A.
  • Deprospo, Bartlet H.
  • Huang, Huai
  • Penny, Christopher J.
  • Rizzolo, Michael

Abrégé

A semiconductor device includes a porous dielectric layer including a recessed portion, a conductive layer formed in the recessed portion, and a cap layer formed on the porous dielectric layer and on the conductive layer in the recessed portion, an upper surface of the porous dielectric layer being exposed through a gap in the cap layer.

Classes IPC  ?

  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux

35.

Gate cut with integrated etch stop layer

      
Numéro d'application 17221401
Numéro de brevet 11552077
Statut Délivré - en vigueur
Date de dépôt 2021-04-02
Date de la première publication 2021-09-30
Date d'octroi 2023-01-10
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Bergendahl, Marc A.
  • Greene, Andrew M.
  • Venigalla, Rajasekhar

Abrégé

A method of forming a power rail to semiconductor devices comprising removing a portion of the gate structure forming a gate cut trench separating a first active region of fin structures from a second active region of fin structures. A conformal etch stop layer is formed in the gate cut trench. A fill material is formed on the conformal etch stop layer filling at least a portion of the gate cut trench. The fill material has a composition that is etched selectively to the conformal etch stop layer. A power rail is formed in the gate cut trench. The conformal etch stop layer obstructs lateral etching during forming the power rail to substantially eliminate power rail to gate structure shorting.

Classes IPC  ?

  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 21/8234 - Technologie MIS
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 23/62 - Protection contre l'excès de courant ou la surcharge, p.ex. fusibles, shunts
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

36.

Nanosheet channel-to-source and drain isolation

      
Numéro d'application 17345339
Numéro de brevet 11652161
Statut Délivré - en vigueur
Date de dépôt 2021-06-11
Date de la première publication 2021-09-30
Date d'octroi 2023-05-16
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Bergendahl, Marc A.
  • Cheng, Kangguo
  • Lie, Fee Li
  • Miller, Eric R.
  • Sporre, John R.
  • Teehan, Sean

Abrégé

A method and structures are used to fabricate a nanosheet semiconductor device. Nanosheet fins including nanosheet stacks including alternating silicon (Si) layers and silicon germanium (SiGe) layers are formed on a substrate and etched to define a first end and a second end along a first axis between which each nanosheet fin extends parallel to every other nanosheet fin. The SiGe layers are undercut in the nanosheet stacks at the first end and the second end to form divots, and a dielectric is deposited in the divots. The SiGe layers between the Si layers are removed before forming source and drain regions of the nanosheet semiconductor device such that there are gaps between the Si layers of each nanosheet stack, and the dielectric anchors the Si layers. The gaps are filled with an oxide that is removed after removing the dummy gate and prior to forming the replacement gate.

Classes IPC  ?

  • H01L 21/00 - Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 21/762 - Régions diélectriques
  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
  • H01L 29/786 - Transistors à couche mince
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

37.

FIELD EFFECT TRANSISTOR STRUCTURES

      
Numéro d'application 17313700
Statut En instance
Date de dépôt 2021-05-06
Date de la première publication 2021-09-09
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Chang, Josephine B.
  • Doris, Bruce B.
  • Guillorn, Michael A.
  • Lauer, Isaac
  • Miao, Xin

Abrégé

Field effect transistors include a stack of nanowires of vertically arranged channel layers. A source and drain region is disposed at respective ends of the vertically arranged channel layers. A gate stack is formed over, around, and between the vertically arranged channel layers. Internal spacers are each formed between the gate stack and a respective source or drain region, with at least one pair of spacers being positioned above an uppermost channel layer.

Classes IPC  ?

  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/40 - Electrodes
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
  • H01L 29/786 - Transistors à couche mince

38.

Self aligned pattern formation post spacer etchback in tight pitch configurations

      
Numéro d'application 17328569
Numéro de brevet 11670510
Statut Délivré - en vigueur
Date de dépôt 2021-05-24
Date de la première publication 2021-09-09
Date d'octroi 2023-06-06
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Burns, Sean D.
  • Clevenger, Lawrence A.
  • Colburn, Matthew E.
  • Felix, Nelson M.
  • Kanakasabapathy, Sivananda K.
  • Penny, Christopher J.
  • Quon, Roger A.
  • Saulnier, Nicole A.

Abrégé

A method of forming a structure for etch masking that includes forming first dielectric spacers on sidewalls of a plurality of mandrel structures and forming non-mandrel structures in space between adjacent first dielectric spacers. Second dielectric spacers are formed on sidewalls of an etch mask having a window that exposes a connecting portion of a centralized first dielectric spacer. The connecting portion of the centralized first dielectric spacer is removed. The mandrel structures and non-mandrel structures are removed selectively to the first dielectric spacers to provide an etch mask. The connecting portion removed from the centralized first dielectric spacer provides an opening connecting a first trench corresponding to the mandrel structures and a second trench corresponding to the non-mandrel structures.

Classes IPC  ?

  • H01L 21/033 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou comportant des couches inorganiques
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
  • H01L 21/31 - Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes pour former des couches isolantes en surface, p.ex. pour masquer ou en utilisant des techniques photolithographiques; Post-traitement de ces couches; Emploi de matériaux spécifiés pour ces couches
  • H01L 21/027 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou
  • H01L 45/00 - Dispositifs à l'état solide spécialement adaptés pour le redressement, l'amplification, la production d'oscillations ou la commutation, sans barrière de potentiel ni barrière de surface, p.ex. triodes diélectriques; Dispositifs à effet Ovshinsky; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives
  • H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
  • H01L 51/00 - Dispositifs à l'état solide qui utilisent des matériaux organiques comme partie active, ou qui utilisent comme partie active une combinaison de matériaux organiques et d'autres matériaux; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de tels dispositifs ou de leurs parties constitutives

39.

Fabrication of a vertical fin field effect transistor with reduced dimensional variations

      
Numéro d'application 17306669
Numéro de brevet 11574844
Statut Délivré - en vigueur
Date de dépôt 2021-05-03
Date de la première publication 2021-09-02
Date d'octroi 2023-02-07
Propriétaire TESSERA LLC (USA)
Inventeur(s) Cheng, Kangguo

Abrégé

A method of forming a fin field effect transistor (finFET) having fin(s) with reduced dimensional variations, including forming a dummy fin trench within a perimeter of a fin pattern region on a substrate, forming a dummy fin fill in the dummy fin trench, forming a plurality of vertical fins within the perimeter of the fin pattern region, including border fins at the perimeter of the fin pattern region and interior fins located within the perimeter and inside the bounds of the border fins, wherein the border fins are formed from the dummy fin fill, and removing the border fins, wherein the border fins are dummy fins and the interior fins are active vertical fins.

Classes IPC  ?

  • H01L 21/8234 - Technologie MIS
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/308 - Traitement chimique ou électrique, p.ex. gravure électrolytique en utilisant des masques
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/786 - Transistors à couche mince
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 21/266 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée produisant une implantation d'ions en utilisant des masques
  • H01L 21/762 - Régions diélectriques
  • H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
  • H01L 27/11 - Structures de mémoires statiques à accès aléatoire

40.

Selective ILD deposition for fully aligned via with airgap

      
Numéro d'application 17215314
Numéro de brevet 11676854
Statut Délivré - en vigueur
Date de dépôt 2021-03-29
Date de la première publication 2021-07-15
Date d'octroi 2023-06-13
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Penny, Christopher J.
  • Briggs, Benjamin D.
  • Huang, Huai
  • Clevenger, Lawrence A.
  • Rizzolo, Michael
  • Shobha, Hosadurga

Abrégé

A method is presented forming a fully-aligned via (FAV) and airgaps within a semiconductor device. The method includes forming a plurality of copper (Cu) trenches within an insulating layer, forming a plurality of ILD regions over exposed portions of the insulating layer, selectively removing a first section of the ILD regions in an airgap region, and maintaining a second section of the ILD regions in a non-airgap region. The method further includes forming airgaps in the airgap region and forming a via in the non-airgap region contacting a Cu trench of the plurality of Cu trenches.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/528 - Configuration de la structure d'interconnexion

41.

Semiconductor structures including middle-of-line (MOL) capacitance reduction for self-aligned contact in gate stack

      
Numéro d'application 17188350
Numéro de brevet 11522045
Statut Délivré - en vigueur
Date de dépôt 2021-03-01
Date de la première publication 2021-07-08
Date d'octroi 2022-12-06
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Ok, Injo
  • Pranatharthiharan, Balasubramanian
  • Seo, Soon-Cheon
  • Surisetty, Charan V.

Abrégé

A method of forming a semiconductor structure includes forming a first middle-of-line (MOL) oxide layer and a second MOL oxide layer in the semiconductor structure. The first MOL oxide layer including multiple gate stacks formed on a substrate, and each gate stack of the gate stacks including a source/drain junction. A first nitride layer is formed over a silicide in the first MOL oxide layer. A second nitride layer is formed. Trenches are formed through the second nitride layer down to the source/drain junctions. A nitride cap of the plurality of gate stacks is selectively recessed. At least one self-aligned contact area (CA) element is formed within the first nitride layer. The first MOL oxide layer is selectively recessed. An air-gap oxide layer is deposited. The air gap oxide layer is reduced to the at least one self-aligned CA element and the first nitride layer.

Classes IPC  ?

  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 21/764 - Espaces d'air
  • H01L 21/762 - Régions diélectriques
  • H01L 21/3105 - Post-traitement
  • H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 23/485 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes formées de couches conductrices inséparables du corps semi-conducteur sur lequel elles ont été déposées formées de structures en couches comprenant des couches conductrices et isolantes, p.ex. contacts planaires
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/8234 - Technologie MIS
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p.ex. structures d'interconnexions enterrées
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/161 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée comprenant plusieurs des éléments prévus en
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter

42.

Structure and method to improve FAV RIE process margin and Electromigration

      
Numéro d'application 17212267
Numéro de brevet 11710658
Statut Délivré - en vigueur
Date de dépôt 2021-03-25
Date de la première publication 2021-07-08
Date d'octroi 2023-07-25
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Briggs, Benjamin David
  • Lee, Joe
  • Standaert, Theodorus Eduardus

Abrégé

A method of forming fully aligned vias in a semiconductor device, the method including forming a first level interconnect line embedded in a first interlevel dielectric (ILD), selectively depositing a dielectric on the first interlevel dielectric, laterally etching the selectively deposited dielectric, depositing a dielectric cap layer and a second level interlevel dielectric on top of the first interlevel dielectric, and forming a via opening.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux

43.

Forming self-aligned vias and air-gaps in semiconductor fabrication

      
Numéro d'application 17181399
Numéro de brevet 11380583
Statut Délivré - en vigueur
Date de dépôt 2021-02-22
Date de la première publication 2021-07-01
Date d'octroi 2022-07-05
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Clevenger, Lawrence A.
  • Radens, Carl J.
  • Zhang, John H.

Abrégé

A semiconductor device includes a first trench on a mandrel line through a top mask layer and stopping at a middle mask layer; and a second trench on a non-mandrel line through the top mask layer and stopping at the middle mask layer. A spacer material is removed from a structure resulting from etching the first trench and the second trench. The device includes a first via structure, formed using a removable material, in the first trench; a second via structure, formed using a removable material, in the second trench; an air-gap formed in a third trench created at a location of the spacer; a fourth trench formed by etching, to remove the first via structure and a first portion of a bottom mask layer under the first via structure; and a self-aligned line-end via on the mandrel line formed by filling the fourth trench with a conductive metal.

Classes IPC  ?

  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 21/8234 - Technologie MIS
  • H01L 21/311 - Gravure des couches isolantes

44.

Minimizing shorting between FinFET epitaxial regions

      
Numéro d'application 17175340
Numéro de brevet 11664375
Statut Délivré - en vigueur
Date de dépôt 2021-02-12
Date de la première publication 2021-06-17
Date d'octroi 2023-05-30
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Cheng, Kangguo
  • Pranatharthiharan, Balasubramanian
  • Reznicek, Alexander
  • Surisetty, Charan V.

Abrégé

The present invention relates generally to semiconductors, and more particularly, to a structure and method of minimizing shorting between epitaxial regions in small pitch fin field effect transistors (FinFETs). In an embodiment, a dielectric region may be formed in a middle portion of a gate structure. The gate structure be formed using a gate replacement process, and may cover a middle portion of a first fin group, a middle portion of a second fin group and an intermediate region of the substrate between the first fin group and the second fin group. The dielectric region may be surrounded by the gate structure in the intermediate region. The gate structure and the dielectric region may physically separate epitaxial regions formed on the first fin group and the second fin group from one another.

Classes IPC  ?

  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/8234 - Technologie MIS
  • H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 21/84 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant autre chose qu'un corps semi-conducteur, p.ex. étant un corps isolant
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter

45.

Selective gas etching for self-aligned pattern transfer

      
Numéro d'application 17181269
Numéro de brevet 11302533
Statut Délivré - en vigueur
Date de dépôt 2021-02-22
Date de la première publication 2021-06-17
Date d'octroi 2022-04-12
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Arnold, John Christopher
  • Burns, Sean D.
  • Mignot, Yann Alain Marcel
  • Xu, Yongan

Abrégé

Selective gas etching for self-aligned pattern transfer uses a first block and a separate second block formed in a sacrificial layer to transfer critical dimensions to a desired final layer using a selective gas etching process. The first block is a first hardmask material that can be plasma etched using a first gas, and the second block is a second hardmask material that can be plasma etched using a second gas separate from the first gas. The first hardmask material is not plasma etched using the second gas, and the second hardmask material is not plasma etched using the first gas.

Classes IPC  ?

  • H01L 21/033 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou comportant des couches inorganiques
  • H01L 21/027 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/308 - Traitement chimique ou électrique, p.ex. gravure électrolytique en utilisant des masques
  • H01L 21/306 - Traitement chimique ou électrique, p.ex. gravure électrolytique
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 21/31 - Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes pour former des couches isolantes en surface, p.ex. pour masquer ou en utilisant des techniques photolithographiques; Post-traitement de ces couches; Emploi de matériaux spécifiés pour ces couches
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives

46.

Semiconductor device with reduced via resistance

      
Numéro d'application 17187390
Numéro de brevet 11488862
Statut Délivré - en vigueur
Date de dépôt 2021-02-26
Date de la première publication 2021-06-17
Date d'octroi 2022-11-01
Propriétaire Tessera LLC (USA)
Inventeur(s)
  • Murray, Conal E.
  • Yang, Chih-Chao

Abrégé

A semiconductor interconnect structure having a first electrically conductive structure having a plurality of bottom portions; a dielectric capping layer, at least a portion of the dielectric capping layer being in contact with a first bottom portion of the plurality of bottom portions; and a second electrically conductive structure in electrical contact with a second bottom portion of the plurality of bottom portions. A method of forming the interconnect structure is also provided.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • C23F 4/00 - Procédés pour enlever des matériaux métalliques des surfaces, non couverts par le groupe ou
  • C23F 1/44 - Compositions pour enlever des matériaux métalliques d'un substrat métallique de composition différente

47.

Method of fabricating semiconductor fins by differentially oxidizing mandrel sidewalls

      
Numéro d'application 17087185
Numéro de brevet 11581190
Statut Délivré - en vigueur
Date de dépôt 2020-11-02
Date de la première publication 2021-04-15
Date d'octroi 2023-02-14
Propriétaire TESSERA LLC (USA)
Inventeur(s) Cheng, Kangguo

Abrégé

A method of fabricating semiconductor fins, including, patterning a film stack to produce one or more sacrificial mandrels having sidewalls, exposing the sidewall on one side of the one or more sacrificial mandrels to an ion beam to make the exposed sidewall more susceptible to oxidation, oxidizing the opposite sidewalls of the one or more sacrificial mandrels to form a plurality of oxide pillars, removing the one or more sacrificial mandrels, forming spacers on opposite sides of each of the plurality of oxide pillars to produce a spacer pattern, removing the plurality of oxide pillars, and transferring the spacer pattern to the substrate to produce a plurality of fins.

Classes IPC  ?

  • H01L 21/308 - Traitement chimique ou électrique, p.ex. gravure électrolytique en utilisant des masques
  • H01L 21/8234 - Technologie MIS
  • H01L 21/033 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou comportant des couches inorganiques
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/321 - Post-traitement
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 21/265 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée produisant une implantation d'ions
  • H01L 21/426 - Bombardement par des radiations par des radiations d'énergie élevée produisant une implantation d'ions en utilisant des masques
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/786 - Transistors à couche mince
  • H01L 27/11 - Structures de mémoires statiques à accès aléatoire

48.

Method and structure for forming dielectric isolated FinFET with improved source/drain epitaxy

      
Numéro d'application 17102098
Numéro de brevet 11430879
Statut Délivré - en vigueur
Date de dépôt 2020-11-23
Date de la première publication 2021-04-08
Date d'octroi 2022-08-30
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Cheng, Kangguo
  • Li, Juntao

Abrégé

Described herein is a FinFET device in which epitaxial layers of semiconductor material are formed in source/drain regions on fin portions. The fin portions can be located within a dielectric layer that is deposited on a semiconductor substrate. Surfaces of the fin portions can be oriented in the {100} lattice plane of the crystalline material of the fin portions, providing for good epitaxial growth. Further described are methods for forming the FinFET device.

Classes IPC  ?

  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
  • H01L 21/84 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant autre chose qu'un corps semi-conducteur, p.ex. étant un corps isolant
  • H01L 21/762 - Régions diélectriques
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 21/8234 - Technologie MIS
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/30 - Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes
  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 29/04 - Corps semi-conducteurs caractérisés par leur structure cristalline, p.ex. polycristalline, cubique ou à orientation particulière des plans cristallins
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur

49.

Selective recessing to form a fully aligned via

      
Numéro d'application 17093351
Numéro de brevet 11257717
Statut Délivré - en vigueur
Date de dépôt 2020-11-09
Date de la première publication 2021-03-18
Date d'octroi 2022-02-22
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Briggs, Benjamin D.
  • Dechene, Jessica
  • Huang, Elbert E.
  • Lee, Joe
  • Standaert, Theodorus E.

Abrégé

A method of forming a semiconductor device having a vertical metal line interconnect (via) fully aligned to a first direction of a first interconnect layer and a second direction of a second interconnect layer in a selective recess region by forming a plurality of metal lines in a first dielectric layer; and recessing in a recess region first portions of the plurality of metal lines such that top surfaces of the first portions of the plurality of metal lines are below a top surface of the first dielectric layer; wherein a non-recess region includes second portions of the plurality of metal lines that are outside the recess region.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux

50.

Package-on-package assembly with wire bonds to encapsulation surface

      
Numéro d'application 17086785
Numéro de brevet 11424211
Statut Délivré - en vigueur
Date de dépôt 2020-11-02
Date de la première publication 2021-02-18
Date d'octroi 2022-08-23
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Sato, Hiroaki
  • Kang, Teck-Gyu
  • Haba, Belgacem
  • Osborn, Philip R.
  • Wang, Wei-Shun
  • Chau, Ellis
  • Mohammed, Ilyas
  • Masuda, Norihito
  • Sakuma, Kazuo
  • Hashimoto, Kiyoaki
  • Inetaro, Kurosawa
  • Kikuchi, Tomoyuki

Abrégé

Apparatuses relating to a microelectronic package are disclosed. In one such apparatus, a substrate has first contacts on an upper surface thereof. A microelectronic die has a lower surface facing the upper surface of the substrate and having second contacts on an upper surface of the microelectronic die. Wire bonds have bases joined to the first contacts and have edge surfaces between the bases and corresponding end surfaces. A first portion of the wire bonds are interconnected between a first portion of the first contacts and the second contacts. The end surfaces of a second portion of the wire bonds are above the upper surface of the microelectronic die. A dielectric layer is above the upper surface of the substrate and between the wire bonds. The second portion of the wire bonds have uppermost portions thereof bent over to be parallel with an upper surface of the dielectric layer.

Classes IPC  ?

  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/13 - Supports, p.ex. substrats isolants non amovibles caractérisés par leur forme
  • H01L 23/31 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par leur disposition
  • H01L 23/495 - Cadres conducteurs
  • H01L 23/498 - Connexions électriques sur des substrats isolants
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 25/10 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs ayant des conteneurs séparés
  • H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des groupes principaux , ou dans une seule sous-classe de , , p.ex. circuit hybrides
  • H01L 25/04 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés
  • H01L 27/146 - Structures de capteurs d'images
  • H01L 21/56 - Capsulations, p.ex. couches de capsulation, revêtements
  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants

51.

SEMICONDUCTOR INTERCONNECT STRUCTURE WITH DOUBLE CONDUCTORS

      
Numéro d'application 17068230
Statut En instance
Date de dépôt 2020-10-12
Date de la première publication 2021-02-11
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Briggs, Benjamin D.
  • Nogami, Takeshi
  • Patlolla, Raghuveer R.

Abrégé

Embodiments are directed to a semiconductor structure having a dual-layer interconnect and a barrier layer. The interconnect structure combines a first conductive layer, a second conductive layer, and a barrier layer disposed between. The result is a low via resistance combined with improved electromigration performance. In one embodiment, the first conductive layer is copper, the second conductive layer is cobalt, and the barrier layer is tantalum nitride. A barrier layer is not used in other embodiments. Other embodiments are also disclosed.

Classes IPC  ?

  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif

52.

SELF ALIGNED REPLACEMENT METAL SOURCE/DRAIN FINFET

      
Numéro d'application 17070728
Statut En instance
Date de dépôt 2020-10-14
Date de la première publication 2021-01-28
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Alptekin, Emre
  • Robison, Robert R.
  • Vega, Reinaldo A.

Abrégé

A fin-shaped field effect transistor (finFET) device comprising includes a substrate. an insulating layer displaced over the substrate, and a fin. The device also includes a gate formed over the fin, the gate including: a gate stack; and a high-k dielectric on opposing side of the gate stack. The device further includes metallic source and drain regions formed over the fin and on opposing sides of the gate.

Classes IPC  ?

  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/40 - Electrodes
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/45 - Electrodes à contact ohmique
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

53.

Self-forming barrier for use in air gap formation

      
Numéro d'application 17007779
Numéro de brevet 11587830
Statut Délivré - en vigueur
Date de dépôt 2020-08-31
Date de la première publication 2020-12-24
Date d'octroi 2023-02-21
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Briggs, Benjamin D.
  • Huang, Elbert
  • Nogami, Takeshi
  • Penny, Christopher J.

Abrégé

An etch back air gap (EBAG) process is provided. The EBAG process includes forming an initial structure that includes a dielectric layer disposed on a substrate and a liner disposed to line a trench defined in the dielectric layer. The process further includes impregnating a metallic interconnect material with dopant materials, filling a remainder of the trench with the impregnated metallic interconnect materials to form an intermediate structure and drive-out annealing of the intermediate structure. The drive-out annealing of the intermediate structure serves to drive the dopant materials out of the impregnated metallic interconnect materials and thereby forms a chemical- and plasma-attack immune material.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/321 - Post-traitement
  • H01L 21/3215 - Dopage des couches
  • H01L 21/3115 - Dopage des couches isolantes
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées

54.

Copper interconnect structure with manganese barrier layer

      
Numéro d'application 17011823
Numéro de brevet 11232983
Statut Délivré - en vigueur
Date de dépôt 2020-09-03
Date de la première publication 2020-12-24
Date d'octroi 2022-01-25
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Edelstein, Daniel C.
  • Nguyen, Son V.
  • Nogami, Takeshi
  • Priyadarshini, Deepika
  • Shobha, Hosadurga K.

Abrégé

Low capacitance and high reliability interconnect structures and methods of manufacture are disclosed. The method includes forming a copper based interconnect structure in an opening of a dielectric material. The method further includes forming a capping layer on the copper based interconnect structure. The method further includes oxidizing the capping layer and any residual material formed on a surface of the dielectric material. The method further includes forming a barrier layer on the capping layer by outdiffusing a material from the copper based interconnect structure to a surface of the capping layer. The method further includes removing the residual material, while the barrier layer on the surface of the capping layer protects the capping layer.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées

55.

Semiconductor device including a porous dielectric layer, and method of forming the semiconductor device

      
Numéro d'application 16817491
Numéro de brevet 11056429
Statut Délivré - en vigueur
Date de dépôt 2020-03-12
Date de la première publication 2020-12-10
Date d'octroi 2021-07-06
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Briggs, Benjamin David
  • Clevenger, Lawrence A.
  • Deprospo, Bartlet H.
  • Huang, Huai
  • Penny, Christopher J.
  • Rizzolo, Michael

Abrégé

A semiconductor device includes a porous dielectric layer including a recessed portion, a conductive layer formed in the recessed portion, and a cap layer formed on the porous dielectric layer and on the conductive layer in the recessed portion, an upper surface of the porous dielectric layer being exposed through a gap in the cap layer.

Classes IPC  ?

  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux

56.

Selective ILD deposition for fully aligned via with airgap

      
Numéro d'application 16868475
Numéro de brevet 10964588
Statut Délivré - en vigueur
Date de dépôt 2020-05-06
Date de la première publication 2020-12-10
Date d'octroi 2021-03-30
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Penny, Christopher J.
  • Briggs, Benjamin David
  • Huang, Huai
  • Clevenger, Lawrence A.
  • Rizzolo, Michael
  • Shobha, Hosadurga

Abrégé

A method is presented forming a fully-aligned via (FAV) and airgaps within a semiconductor device. The method includes forming a plurality of copper (Cu) trenches within an insulating layer, forming a plurality of ILD regions over exposed portions of the insulating layer, selectively removing a first section of the ILD regions in an airgap region, and maintaining a second section of the ILD regions in a non-airgap region. The method further includes forming airgaps in the airgap region and forming a via in the non-airgap region contacting a Cu trench of the plurality of Cu trenches.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/528 - Configuration de la structure d'interconnexion

57.

Nanosheet transistor

      
Numéro d'application 16939415
Numéro de brevet 11049953
Statut Délivré - en vigueur
Date de dépôt 2020-07-27
Date de la première publication 2020-11-12
Date d'octroi 2021-06-29
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Cheng, Kangguo
  • Li, Juntao
  • Wu, Heng
  • Xu, Peng

Abrégé

Inner and outer spacers for nanosheet transistors are formed using techniques that improve junction uniformity. One nanosheet transistor device includes outer spacers and an interlevel dielectric layer liner made from the same material. A second nanosheet transistor device includes outer spacers, inner spacers and an interlevel dielectric layer liner that are all made from the same material.

Classes IPC  ?

  • H01L 29/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails des corps semi-conducteurs ou de leurs électrodes
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/40 - Electrodes
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 23/31 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par leur disposition
  • H01L 23/29 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par le matériau
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 29/786 - Transistors à couche mince
  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
  • B82Y 10/00 - Nanotechnologie pour le traitement, le stockage ou la transmission d’informations, p.ex. calcul quantique ou logique à un électron

58.

Stacked transistors with different channel widths

      
Numéro d'application 16932362
Numéro de brevet 11538720
Statut Délivré - en vigueur
Date de dépôt 2020-07-17
Date de la première publication 2020-11-05
Date d'octroi 2022-12-27
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Cheng, Kangguo
  • Clevenger, Lawrence A.
  • Pranatharthiharan, Balasubramanian S.
  • Zhang, John

Abrégé

A semiconductor device includes a first stack of nanowires above a substrate with a first gate structure over, around, and between the first stack of nanowires and a second stack of nanowires above the substrate with a second gate structure over, around, and between the second stack of nanowires. The device also includes a first source/drain region contacting a first number of nanowires of the first nanowire stack and a second source/drain region contacting a second number of nanowires of the second nanowire stack such that the first number and second number of contacted nanowires are different.

Classes IPC  ?

  • H01L 21/8234 - Technologie MIS
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 21/306 - Traitement chimique ou électrique, p.ex. gravure électrolytique
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 29/786 - Transistors à couche mince
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/40 - Electrodes
  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée

59.

FinFET devices

      
Numéro d'application 16911158
Numéro de brevet 11145551
Statut Délivré - en vigueur
Date de dépôt 2020-06-24
Date de la première publication 2020-10-15
Date d'octroi 2021-10-12
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Basker, Veeraraghavan S.
  • Cheng, Kangguo
  • Standaert, Theodoras E.
  • Wang, Junli

Abrégé

FinFET devices and processes to prevent fin or gate collapse (e.g., flopover) in finFET devices are provided. The method includes forming a first set of trenches in a semiconductor material and filling the first set of trenches with insulator material. The method further includes forming a second set of trenches in the semiconductor material, alternating with the first set of trenches that are filled. The second set of trenches form semiconductor structures which have a dimension of fin structures. The method further includes filling the second set of trenches with insulator material. The method further includes recessing the insulator material within the first set of trenches and the second set of trenches to form the fin structures.

Classes IPC  ?

  • H01L 21/8234 - Technologie MIS
  • H01L 21/762 - Régions diélectriques
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/306 - Traitement chimique ou électrique, p.ex. gravure électrolytique
  • H01L 21/324 - Traitement thermique pour modifier les propriétés des corps semi-conducteurs, p.ex. recuit, frittage
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/66 - Types de dispositifs semi-conducteurs

60.

Two-color self-aligned double patterning (SADP) to yield static random access memory (SRAM) and dense logic

      
Numéro d'application 16796614
Numéro de brevet 11062911
Statut Délivré - en vigueur
Date de dépôt 2020-02-20
Date de la première publication 2020-08-20
Date d'octroi 2021-07-13
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Lie, Fee Li
  • Shao, Dongbing
  • Wong, Robert
  • Xu, Yongan

Abrégé

First lithography and etching are carried out on a semiconductor structure to provide a first intermediate semiconductor structure having a first set of surface features corresponding to a first portion of desired fin formation mandrels. Second lithography and etching are carried out on the first intermediate structure, using a second mask, to provide a second intermediate semiconductor structure having a second set of surface features corresponding to a second portion of the mandrels. The second set of surface features are unequally spaced from the first set of surface features and/or the features have different pitch. The fin formation mandrels are formed in the second intermediate semiconductor structure using the first and second sets of surface features; spacer material is deposited over the mandrels and is etched back to form a third intermediate semiconductor structure having a fin pattern. Etching is carried out on same to produce the fin pattern.

Classes IPC  ?

  • H01L 21/308 - Traitement chimique ou électrique, p.ex. gravure électrolytique en utilisant des masques
  • H01L 21/033 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou comportant des couches inorganiques
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 21/8234 - Technologie MIS
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 27/11 - Structures de mémoires statiques à accès aléatoire
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

61.

Nanosheet channel-to-source and drain isolation

      
Numéro d'application 16798079
Numéro de brevet 11043581
Statut Délivré - en vigueur
Date de dépôt 2020-02-21
Date de la première publication 2020-08-20
Date d'octroi 2021-06-22
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Bergendahl, Marc A.
  • Cheng, Kangguo
  • Lie, Fee Li
  • Miller, Eric R.
  • Sporre, John R.
  • Teehan, Sean

Abrégé

A method and structures are used to fabricate a nanosheet semiconductor device. Nanosheet fins including nanosheet stacks including alternating silicon (Si) layers and silicon germanium (SiGe) layers are formed on a substrate and etched to define a first end and a second end along a first axis between which each nanosheet fin extends parallel to every other nanosheet fin. The SiGe layers are undercut in the nanosheet stacks at the first end and the second end to form divots, and a dielectric is deposited in the divots. The SiGe layers between the Si layers are removed before forming source and drain regions of the nanosheet semiconductor device such that there are gaps between the Si layers of each nanosheet stack, and the dielectric anchors the Si layers. The gaps are filled with an oxide that is removed after removing the dummy gate and prior to forming the replacement gate.

Classes IPC  ?

  • H01L 21/00 - Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 21/762 - Régions diélectriques
  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
  • H01L 29/786 - Transistors à couche mince
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

62.

Punch through stopper in bulk finFET device

      
Numéro d'application 16848575
Numéro de brevet 11404560
Statut Délivré - en vigueur
Date de dépôt 2020-04-14
Date de la première publication 2020-08-13
Date d'octroi 2022-08-02
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Basker, Veeraraghavan S.
  • Liu, Zuoguang
  • Yamashita, Tenko
  • Yeh, Chun-Chen

Abrégé

A method of forming a semiconductor device that includes forming a fin structure from a bulk semiconductor substrate and forming an isolation region contacting a lower portion of a sidewall of the fin structure, wherein an upper portion of the sidewall of the fin structure is exposed. A sacrificial spacer is formed on the upper portion of the sidewall of the fin structure. The isolation regions are recessed to provide an exposed section of the sidewall of the fin structure. A doped semiconductor material is formed on the exposed section of the lower portion of the sidewall of the fin structure. Dopant is diffused from the doped semiconductor material to a base portion of the fin structure.

Classes IPC  ?

  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 21/22 - Diffusion des impuretés, p.ex. des matériaux de dopage, des matériaux pour électrodes, à l'intérieur ou hors du corps semi-conducteur, ou entre les régions semi-conductrices; Redistribution des impuretés, p.ex. sans introduction ou sans élimination de matériau dopant supplémentaire
  • H01L 21/225 - Diffusion des impuretés, p.ex. des matériaux de dopage, des matériaux pour électrodes, à l'intérieur ou hors du corps semi-conducteur, ou entre les régions semi-conductrices; Redistribution des impuretés, p.ex. sans introduction ou sans élimination de matériau dopant supplémentaire en utilisant la diffusion dans ou hors d'un solide, à partir d'une ou en phase solide, p.ex. une couche d'oxyde dopée
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/324 - Traitement thermique pour modifier les propriétés des corps semi-conducteurs, p.ex. recuit, frittage
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 21/265 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée produisant une implantation d'ions
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 21/762 - Régions diélectriques

63.

FinFET gate cut after dummy gate removal

      
Numéro d'application 16798240
Numéro de brevet 11024715
Statut Délivré - en vigueur
Date de dépôt 2020-02-21
Date de la première publication 2020-07-30
Date d'octroi 2021-06-01
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Sporre, John R.
  • Kanakasabapathy, Siva
  • Greene, Andrew M.
  • Shearer, Jeffrey
  • Saulnier, Nicole A.

Abrégé

Semiconductor devices include a first semiconductor fin. A first gate stack is formed over the first semiconductor fin. Source and drain regions are formed on respective sides of the first gate stack. An interlayer dielectric is formed around the first gate stack. A gate cut plug is formed from a dielectric material at an end of the first gate stack.

Classes IPC  ?

  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 21/8234 - Technologie MIS
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter

64.

Air gap spacer for metal gates

      
Numéro d'application 16834548
Numéro de brevet 11557589
Statut Délivré - en vigueur
Date de dépôt 2020-03-30
Date de la première publication 2020-07-23
Date d'octroi 2023-01-17
Propriétaire Tessera, LLC (USA)
Inventeur(s)
  • Bergendahl, Marc A.
  • Cheng, Kangguo
  • Lie, Fee Li
  • Miller, Eric R.
  • Sporre, John R.
  • Teehan, Sean

Abrégé

A method of forming a semiconductor device that includes forming a trench adjacent to a gate structure to expose a contact surface of one of a source region and a drain region. A sacrificial spacer may be formed on a sidewall of the trench and on a sidewall of the gate structure. A metal contact may then be formed in the trench to at least one of the source region and the drain region. The metal contact has a base width that is less than an upper surface width of the metal contact. The sacrificial spacer may be removed, and a substantially conformal dielectric material layer can be formed on sidewalls of the metal contact and the gate structure. Portions of the conformally dielectric material layer contact one another at a pinch off region to form an air gap between the metal contact and the gate structure.

Classes IPC  ?

  • H01L 21/76 - Réalisation de régions isolantes entre les composants
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 29/45 - Electrodes à contact ohmique
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/8234 - Technologie MIS
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter

65.

Advanced copper interconnects with hybrid microstructure

      
Numéro d'application 16835056
Numéro de brevet 11222817
Statut Délivré - en vigueur
Date de dépôt 2020-03-30
Date de la première publication 2020-07-16
Date d'octroi 2022-01-11
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Edelstein, Daniel C.
  • Yang, Chih-Chao

Abrégé

A device relates to a semiconductor device. The semiconductor device includes a narrow-line bamboo microstructure integrated within a metal layer of the semiconductor device and a narrow-line polycrystalline microstructure. The narrow-line polycrystalline microstructure is integrated within the same metal layer as the narrow-line bamboo microstructure.

Classes IPC  ?

  • H01L 23/52 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 21/288 - Dépôt de matériaux conducteurs ou isolants pour les électrodes à partir d'un liquide, p.ex. dépôt électrolytique

66.

Two dimension material fin sidewall

      
Numéro d'application 16797768
Numéro de brevet 11424365
Statut Délivré - en vigueur
Date de dépôt 2020-02-21
Date de la première publication 2020-07-09
Date d'octroi 2022-08-23
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Rosenblatt, Sami
  • Topaloglu, Rasit O.

Abrégé

A semiconductor structure includes fins that have a 2D material, such as Graphene, upon at least the fin sidewalls. The thickness of the 2D material sidewall may be tuned to achieve desired finFET band gap control. Neighboring fins of the semiconductor structure form fin wells. The semiconductor structure may include a fin cap upon each fin and the 2D material is formed upon the sidewalls of the fin and the bottom surface of the fin wells. The semiconductor structure may include a well-plug at the bottom of the fin wells and the 2D material is formed upon the sidewalls and upper surface of the fins. The semiconductor structure may include both fin caps and well-plugs such that the 2D material is formed upon the sidewalls of the fins.

Classes IPC  ?

  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 21/8234 - Technologie MIS
  • H01L 29/16 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée
  • H01L 29/51 - Matériaux isolants associés à ces électrodes
  • H01L 29/165 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée comprenant plusieurs des éléments prévus en dans différentes régions semi-conductrices
  • H01L 21/762 - Régions diélectriques
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/24 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des matériaux semi-conducteurs inorganiques non couverts par les groupes , ,  ou
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/82 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 21/3105 - Post-traitement

67.

Package-on-package assembly with wire bonds to encapsulation surface

      
Numéro d'application 16778899
Numéro de brevet 10833044
Statut Délivré - en vigueur
Date de dépôt 2020-01-31
Date de la première publication 2020-05-28
Date d'octroi 2020-11-10
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Sato, Hiroaki
  • Kang, Teck-Gyu
  • Haba, Belgacem
  • Osborn, Philip R.
  • Wang, Wei-Shun
  • Chau, Ellis
  • Mohammed, Ilyas
  • Masuda, Norihito
  • Sakuma, Kazuo
  • Hashimoto, Kiyoaki
  • Inetaro, Kurosawa
  • Kikuchi, Tomoyuki

Abrégé

Apparatuses relating to a microelectronic package are disclosed. In one such apparatus, a substrate has first contacts on an upper surface thereof. A microelectronic die has a lower surface facing the upper surface of the substrate and having second contacts on an upper surface of the microelectronic die. Wire bonds have bases joined to the first contacts and have edge surfaces between the bases and corresponding end surfaces. A first portion of the wire bonds are interconnected between a first portion of the first contacts and the second contacts. The end surfaces of a second portion of the wire bonds are above the upper surface of the microelectronic die. A dielectric layer is above the upper surface of the substrate and between the wire bonds. The second portion of the wire bonds have uppermost portions thereof bent over to be parallel with an upper surface of the dielectric layer.

Classes IPC  ?

  • H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/13 - Supports, p.ex. substrats isolants non amovibles caractérisés par leur forme
  • H01L 23/31 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par leur disposition
  • H01L 23/495 - Cadres conducteurs
  • H01L 23/498 - Connexions électriques sur des substrats isolants
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 25/10 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs ayant des conteneurs séparés
  • H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des groupes principaux , ou dans une seule sous-classe de , , p.ex. circuit hybrides
  • H01L 25/04 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés
  • H01L 27/146 - Structures de capteurs d'images
  • H01L 21/56 - Capsulations, p.ex. couches de capsulation, revêtements
  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants

68.

Gate cut with integrated etch stop layer

      
Numéro d'application 16738569
Numéro de brevet 10998314
Statut Délivré - en vigueur
Date de dépôt 2020-01-09
Date de la première publication 2020-05-14
Date d'octroi 2021-05-04
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Bergendahl, Marc A.
  • Greene, Andrew M.
  • Venigalla, Rajasekhar

Abrégé

A method of forming a power rail to semiconductor devices comprising removing a portion of the gate structure forming a gate cut trench separating a first active region of fin structures from a second active region of fin structures. A conformal etch stop layer is formed in the gate cut trench. A fill material is formed on the conformal etch stop layer filling at least a portion of the gate cut trench. The fill material has a composition that is etched selectively to the conformal etch stop layer. A power rail is formed in the gate cut trench. The conformal etch stop layer obstructs lateral etching during forming the power rail to substantially eliminate power rail to gate structure shorting.

Classes IPC  ?

  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 21/8234 - Technologie MIS
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 23/62 - Protection contre l'excès de courant ou la surcharge, p.ex. fusibles, shunts
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

69.

Hybrid-channel nano-sheet FETS

      
Numéro d'application 16681347
Numéro de brevet 11276612
Statut Délivré - en vigueur
Date de dépôt 2019-11-12
Date de la première publication 2020-03-26
Date d'octroi 2022-03-15
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Bi, Zhenxing
  • Cheng, Kangguo
  • Xu, Peng
  • Xu, Wenyu

Abrégé

Semiconductor devices and methods of forming a first layer cap at ends of layers of first channel material in a stack of alternating layers of first channel material and second channel material. A second layer cap is formed at ends of the layers of second channel material. The first layer caps are etched away in a first device region. The second layer caps are etched away in a second device region.

Classes IPC  ?

  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
  • H01L 29/786 - Transistors à couche mince
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique

70.

Nanosheet field effect transistors with partial inside spacers

      
Numéro d'application 16684115
Numéro de brevet 11342446
Statut Délivré - en vigueur
Date de dépôt 2019-11-14
Date de la première publication 2020-03-26
Date d'octroi 2022-05-24
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Guillorn, Michael A.
  • Hook, Terence B.
  • Robison, Robert R.
  • Vega, Reinaldo A.
  • Venigalla, Rajasekhar

Abrégé

A method of forming a nanosheet device, including forming a channel stack on a substrate, where the channel stack includes at least one nanosheet channel layer and at least one sacrificial release layer, forming a stack cover layer on at least a portion of the channel stack, forming a dummy gate on at least a portion of the stack cover layer, wherein at least a portion of the at least one nanosheet channel layer and at least one sacrificial release layer is exposed on opposite sides of the dummy gate, removing at least a portion of the at least one sacrificial release layer on each side of the dummy gate to form a sacrificial supporting rib, and forming an inner spacer layer on exposed portions of the at least one nanosheet channel layer and at least one sacrificial supporting rib.

Classes IPC  ?

  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 29/786 - Transistors à couche mince
  • B82Y 10/00 - Nanotechnologie pour le traitement, le stockage ou la transmission d’informations, p.ex. calcul quantique ou logique à un électron
  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus

71.

Forming a sacrificial liner for dual channel devices

      
Numéro d'application 16685329
Numéro de brevet 11094824
Statut Délivré - en vigueur
Date de dépôt 2019-11-15
Date de la première publication 2020-03-19
Date d'octroi 2021-08-17
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Bu, Huiming
  • Cheng, Kangguo
  • Guo, Dechao
  • Kanakasabapathy, Sivananda K
  • Xu, Peng

Abrégé

A semiconductor device includes one or more fins. Each fin includes a top channel portion formed from a channel material, and a bottom substrate portion formed from a same material as an underlying substrate. An isolation dielectric layer is formed between and around the bottom substrate portion of the one or more fins. A single oxide layer is formed in direct contact with the bottom substrate portion of each fin, between the bottom substrate portion of each fin and the isolation dielectric layer. A gate dielectric is formed over the one or more fins and between a straight sidewall of at least a top portion of the single oxide layer and an adjacent sidewall of the one or more fins, in contact with both the straight sidewall and the bottom substrate portion.

Classes IPC  ?

  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/16 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée
  • H01L 29/161 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée comprenant plusieurs des éléments prévus en
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 21/8234 - Technologie MIS
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 21/84 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant autre chose qu'un corps semi-conducteur, p.ex. étant un corps isolant
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 21/324 - Traitement thermique pour modifier les propriétés des corps semi-conducteurs, p.ex. recuit, frittage

72.

Semiconductor device with reduced via resistance

      
Numéro d'application 16689142
Numéro de brevet 10804147
Statut Délivré - en vigueur
Date de dépôt 2019-11-20
Date de la première publication 2020-03-19
Date d'octroi 2020-10-13
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Murray, Conal E.
  • Yang, Chih-Chao

Abrégé

A semiconductor interconnect structure that has a first portion included in an upper interconnect level and a second portion included in a lower interconnect level. The semiconductor interconnect structure has a segment of dielectric capping material that is in contact with the bottom of the first portion, which separates, in part, the upper interconnect level from a lower interconnect level. The second portion is in electrical contact with the first portion.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • C23F 4/00 - Procédés pour enlever des matériaux métalliques des surfaces, non couverts par le groupe ou
  • C23F 1/44 - Compositions pour enlever des matériaux métalliques d'un substrat métallique de composition différente

73.

Semiconductor device with reduced via resistance

      
Numéro d'application 16689223
Numéro de brevet 11222815
Statut Délivré - en vigueur
Date de dépôt 2019-11-20
Date de la première publication 2020-03-19
Date d'octroi 2022-01-11
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Murray, Conal E.
  • Yang, Chih-Chao

Abrégé

A semiconductor interconnect structure having a first electrically conductive structure having a plurality of bottom portions; a dielectric capping layer, at least a portion of the dielectric capping layer being in contact with a first bottom portion of the plurality of bottom portions; and a second electrically conductive structure in electrical contact with a second bottom portion of the plurality of bottom portions. A method of forming the interconnect structure is also provided.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • C23F 4/00 - Procédés pour enlever des matériaux métalliques des surfaces, non couverts par le groupe ou
  • C23F 1/44 - Compositions pour enlever des matériaux métalliques d'un substrat métallique de composition différente

74.

Selective gas etching for self-aligned pattern transfer

      
Numéro d'application 16682588
Numéro de brevet 10930504
Statut Délivré - en vigueur
Date de dépôt 2019-11-13
Date de la première publication 2020-03-12
Date d'octroi 2021-02-23
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Arnold, John Christopher
  • Burns, Sean D.
  • Mignot, Yann Alain Marcel
  • Xu, Yongan

Abrégé

Selective gas etching for self-aligned pattern transfer uses a first block and a separate second block formed in a sacrificial layer to transfer critical dimensions to a desired final layer using a selective gas etching process. The first block is a first hardmask material that can be plasma etched using a first gas, and the second block is a second hardmask material that can be plasma etched using a second gas separate from the first gas. The first hardmask material is not plasma etched using the second gas, and the second hardmask material is not plasma etched using the first gas.

Classes IPC  ?

  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/027 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou
  • H01L 21/033 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou comportant des couches inorganiques
  • H01L 21/306 - Traitement chimique ou électrique, p.ex. gravure électrolytique
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 21/308 - Traitement chimique ou électrique, p.ex. gravure électrolytique en utilisant des masques
  • H01L 21/31 - Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes pour former des couches isolantes en surface, p.ex. pour masquer ou en utilisant des techniques photolithographiques; Post-traitement de ces couches; Emploi de matériaux spécifiés pour ces couches
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif

75.

Forming a sacrificial liner for dual channel devices

      
Numéro d'application 16685229
Numéro de brevet 11189729
Statut Délivré - en vigueur
Date de dépôt 2019-11-15
Date de la première publication 2020-03-12
Date d'octroi 2021-11-30
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Bu, Huiming
  • Cheng, Kangguo
  • Guo, Dechao
  • Kanakasabapathy, Sivananda K.
  • Xu, Peng

Abrégé

A semiconductor device includes one or more fins. Each fin includes a top channel portion formed from a channel material, a middle portion, and a bottom substrate portion formed from a same material as an underlying substrate. An oxide layer is formed between the bottom substrate portion of each fin and the isolation layer, with a space between a sidewall of at least a top portion of the isolation dielectric layer and an adjacent sidewall of the one or more fins, above the oxide layer. A gate dielectric, protruding into the space and in contact with the middle portion, is formed over the one or more fins and has a portion formed from a material different from the oxide layer.

Classes IPC  ?

  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/16 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée
  • H01L 29/161 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée comprenant plusieurs des éléments prévus en
  • H01L 21/8234 - Technologie MIS
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 21/84 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant autre chose qu'un corps semi-conducteur, p.ex. étant un corps isolant
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 21/324 - Traitement thermique pour modifier les propriétés des corps semi-conducteurs, p.ex. recuit, frittage

76.

Self aligned pattern formation post spacer etchback in tight pitch configurations

      
Numéro d'application 16675630
Numéro de brevet 11018007
Statut Délivré - en vigueur
Date de dépôt 2019-11-06
Date de la première publication 2020-03-05
Date d'octroi 2021-05-25
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Burns, Sean D.
  • Clevenger, Lawrence A.
  • Colburn, Matthew E.
  • Felix, Nelson M.
  • Kanakasabapathy, Sivananda K.
  • Penny, Christopher J.
  • Quon, Roger A.
  • Saulnier, Nicole A.

Abrégé

A method of forming a structure for etch masking that includes forming first dielectric spacers on sidewalls of a plurality of mandrel structures and forming non-mandrel structures in space between adjacent first dielectric spacers. Second dielectric spacers are formed on sidewalls of an etch mask having a window that exposes a connecting portion of a centralized first dielectric spacer. The connecting portion of the centralized first dielectric spacer is removed. The mandrel structures and non-mandrel structures are removed selectively to the first dielectric spacers to provide an etch mask. The connecting portion removed from the centralized first dielectric spacer provides an opening connecting a first trench corresponding to the mandrel structures and a second trench corresponding to the non-mandrel structures.

Classes IPC  ?

  • H01L 21/033 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou comportant des couches inorganiques
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
  • H01L 21/31 - Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes pour former des couches isolantes en surface, p.ex. pour masquer ou en utilisant des techniques photolithographiques; Post-traitement de ces couches; Emploi de matériaux spécifiés pour ces couches
  • H01L 21/027 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou
  • H01L 45/00 - Dispositifs à l'état solide spécialement adaptés pour le redressement, l'amplification, la production d'oscillations ou la commutation, sans barrière de potentiel ni barrière de surface, p.ex. triodes diélectriques; Dispositifs à effet Ovshinsky; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives
  • H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
  • H01L 51/00 - Dispositifs à l'état solide qui utilisent des matériaux organiques comme partie active, ou qui utilisent comme partie active une combinaison de matériaux organiques et d'autres matériaux; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de tels dispositifs ou de leurs parties constitutives

77.

Selective removal of semiconductor fins

      
Numéro d'application 16662845
Numéro de brevet 11380589
Statut Délivré - en vigueur
Date de dépôt 2019-10-24
Date de la première publication 2020-02-20
Date d'octroi 2022-07-05
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Basker, Veeraraghavan S.
  • Cheng, Kangguo
  • Khakifirooz, Ali

Abrégé

An array of semiconductor fins is formed on a top surface of a substrate. A dielectric material liner is formed on the surfaces of the array of semiconductor fins. A photoresist layer is applied and patterned such that sidewalls of an opening in the photoresist layer are parallel to the lengthwise direction of the semiconductor fins, and are asymmetrically laterally offset from a lengthwise direction passing through the center of mass of a semiconductor fin to be subsequently removed. An angled ion implantation is performed to convert a top portion of dielectric material liner into a compound material portion. The compound material portion is removed selective to the remaining dielectric material liner, and the physically exposed semiconductor fin can be removed by an etch or converted into a dielectric material portion by a conversion process. The dielectric material liner can be removed after removal of the semiconductor fin.

Classes IPC  ?

  • H01L 21/8234 - Technologie MIS
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 21/265 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée produisant une implantation d'ions
  • H01L 21/762 - Régions diélectriques
  • H01L 21/306 - Traitement chimique ou électrique, p.ex. gravure électrolytique
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/308 - Traitement chimique ou électrique, p.ex. gravure électrolytique en utilisant des masques
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/32 - Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes pour former des couches isolantes en surface, p.ex. pour masquer ou en utilisant des techniques photolithographiques; Post-traitement de ces couches; Emploi de matériaux spécifiés pour ces couches en utilisant des masques
  • H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
  • H01L 21/027 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 21/3115 - Dopage des couches isolantes
  • H01L 21/3215 - Dopage des couches

78.

Interconnect structure

      
Numéro d'application 16657169
Numéro de brevet 10770347
Statut Délivré - en vigueur
Date de dépôt 2019-10-18
Date de la première publication 2020-02-13
Date d'octroi 2020-09-08
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Edelstein, Daniel C.
  • Nguyen, Son V.
  • Nogami, Takeshi
  • Priyadarshini, Deepika
  • Shobha, Hosadurga K.

Abrégé

Low capacitance and high reliability interconnect structures and methods of manufacture are disclosed. The method includes forming a copper based interconnect structure in an opening of a dielectric material. The method further includes forming a capping layer on the copper based interconnect structure. The method further includes oxidizing the capping layer and any residual material formed on a surface of the dielectric material. The method further includes forming a barrier layer on the capping layer by outdiffusing a material from the copper based interconnect structure to a surface of the capping layer. The method further includes removing the residual material, while the barrier layer on the surface of the capping layer protects the capping layer.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées

79.

Alternating hardmasks for tight-pitch line formation

      
Numéro d'application 16508691
Numéro de brevet 11031248
Statut Délivré - en vigueur
Date de dépôt 2019-07-11
Date de la première publication 2019-10-31
Date d'octroi 2021-06-08
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Burns, Sean D.
  • Felix, Nelson M.
  • Liu, Chi-Chun
  • Mignot, Yann A. M.
  • Sieg, Stuart A.

Abrégé

A method for forming fins includes forming a three-color hardmask fin pattern on a fin base layer. The three-color hardmask fin pattern includes hardmask fins of three mutually selectively etchable compositions. Some of the fins of the first color are etched away with a selective etch that does not remove fins of a second color or a third color and that leaves at least one fin of the first color behind. The fins of the second color are etched away. Fins are etched into the fin base layer by anisotropically etching around remaining fins of the first color and fins of the third color.

Classes IPC  ?

  • H01L 21/308 - Traitement chimique ou électrique, p.ex. gravure électrolytique en utilisant des masques
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 21/033 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou comportant des couches inorganiques
  • H01L 21/8234 - Technologie MIS

80.

Self aligned replacement metal source/drain finFET

      
Numéro d'application 16459685
Numéro de brevet 10818759
Statut Délivré - en vigueur
Date de dépôt 2019-07-02
Date de la première publication 2019-10-24
Date d'octroi 2020-10-27
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Alptekin, Emre
  • Robison, Robert R.
  • Vega, Reinaldo A.

Abrégé

A fin-shaped field effect transistor (finFET) device comprising includes a substrate. an insulating layer displaced over the substrate, and a fin. The device also includes a gate formed over the fin, the gate including: a gate stack; and a high-k dielectric on opposing side of the gate stack. The device further includes metallic source and drain regions formed over the fin and on opposing sides of the gate.

Classes IPC  ?

  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/40 - Electrodes
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/45 - Electrodes à contact ohmique
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

81.

HIGH K METAL GATE STACK WITH SINGLE WORK-FUNCTION METAL

      
Numéro d'application 16454178
Statut En instance
Date de dépôt 2019-06-27
Date de la première publication 2019-10-17
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Ando, Takashi
  • Kannan, Balaji
  • Krishnan, Siddarth
  • Kwon, Unoh
  • Siddiqui, Shahab

Abrégé

A integrated circuit including an n-doped high-k dielectric layer conformally within a first opening in a dielectric layer such that the n-doped high-k dielectric layer is in direct contact with a portion of a substrate exposed at a bottom of the first opening, a p-doped high-k dielectric layer conformally within a second opening in the dielectric layer such that the p-doped high-k dielectric layer is in direct contact with a portion of the substrate exposed at a bottom of the second opening, a shared work function metal conformally within the first opening and the second opening above and in direct contact with both the p-doped high-k dielectric layer and the n-doped high-k dielectric layer, and a bulk fill material above and in direct contact with the shared work function metal.

Classes IPC  ?

  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/51 - Matériaux isolants associés à ces électrodes
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 21/225 - Diffusion des impuretés, p.ex. des matériaux de dopage, des matériaux pour électrodes, à l'intérieur ou hors du corps semi-conducteur, ou entre les régions semi-conductrices; Redistribution des impuretés, p.ex. sans introduction ou sans élimination de matériau dopant supplémentaire en utilisant la diffusion dans ou hors d'un solide, à partir d'une ou en phase solide, p.ex. une couche d'oxyde dopée

82.

Bulk nanosheet with dielectric isolation

      
Numéro d'application 16452251
Numéro de brevet 11456354
Statut Délivré - en vigueur
Date de dépôt 2019-06-25
Date de la première publication 2019-10-10
Date d'octroi 2022-09-27
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Cheng, Kangguo
  • Doris, Bruce B.
  • Wang, Junli

Abrégé

Techniques for dielectric isolation in bulk nanosheet devices are provided. In one aspect, a method of forming a nanosheet device structure with dielectric isolation includes the steps of: optionally implanting at least one dopant into a top portion of a bulk semiconductor wafer, wherein the at least one dopant is configured to increase an oxidation rate of the top portion of the bulk semiconductor wafer; forming a plurality of nanosheets as a stack on the bulk semiconductor wafer; patterning the nanosheets to form one or more nanowire stacks and one or more trenches between the nanowire stacks; forming spacers covering sidewalls of the nanowire stacks; and oxidizing the top portion of the bulk semiconductor wafer through the trenches, wherein the oxidizing step forms a dielectric isolation region in the top portion of the bulk semiconductor wafer. A nanowire FET and method for formation thereof are also provided.

Classes IPC  ?

  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/167 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée caractérisés en outre par le matériau de dopage
  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/762 - Régions diélectriques
  • H01L 21/84 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant autre chose qu'un corps semi-conducteur, p.ex. étant un corps isolant
  • H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 29/786 - Transistors à couche mince

83.

Semiconductor device including a porous dielectric layer, and method of forming the semiconductor device

      
Numéro d'application 16421587
Numéro de brevet 10629529
Statut Délivré - en vigueur
Date de dépôt 2019-05-24
Date de la première publication 2019-09-12
Date d'octroi 2020-04-21
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Briggs, Benjamin David
  • Clevenger, Lawrence A.
  • Deprospo, Bartlet H.
  • Huang, Huai
  • Penny, Christopher J.
  • Rizzolo, Michael

Abrégé

A semiconductor device includes a porous dielectric layer including a recessed portion, a conductive layer formed in the recessed portion, and a cap layer formed on the porous dielectric layer and on the conductive layer in the recessed portion, an upper surface of the porous dielectric layer being exposed through a gap in the cap layer.

Classes IPC  ?

  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif

84.

Selective ILD deposition for fully aligned via with airgap

      
Numéro d'application 16406115
Numéro de brevet 10651078
Statut Délivré - en vigueur
Date de dépôt 2019-05-08
Date de la première publication 2019-08-29
Date d'octroi 2020-05-12
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Penny, Christopher J.
  • Briggs, Benjamin D.
  • Huang, Huai
  • Clevenger, Lawrence A.
  • Rizzolo, Michael
  • Shobha, Hosadurga

Abrégé

A method is presented forming a fully-aligned via (FAV) and airgaps within a semiconductor device. The method includes forming a plurality of copper (Cu) trenches within an insulating layer, forming a plurality of ILD regions over exposed portions of the insulating layer, selectively removing a first section of the ILD regions in an airgap region, and maintaining a second section of the ILD regions in a non-airgap region. The method further includes forming airgaps in the airgap region and forming a via in the non-airgap region contacting a Cu trench of the plurality of Cu trenches.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/528 - Configuration de la structure d'interconnexion

85.

Air gap spacer formation for nano-scale semiconductor devices

      
Numéro d'application 16410178
Numéro de brevet 11658062
Statut Délivré - en vigueur
Date de dépôt 2019-05-13
Date de la première publication 2019-08-29
Date d'octroi 2023-05-23
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Cheng, Kangguo
  • Haigh, Thomas J.
  • Li, Juntao
  • Liniger, Eric G.
  • Mehta, Sanjay C.
  • Nguyen, Son V.
  • Park, Chanro
  • Yamashita, Tenko

Abrégé

Semiconductor devices having air gap spacers that are formed as part of BEOL or MOL layers of the semiconductor devices are provided, as well as methods for fabricating such air gap spacers. For example, a method comprises forming a first metallic structure and a second metallic structure on a substrate, wherein the first and second metallic structures are disposed adjacent to each other with insulating material disposed between the first and second metallic structures. The insulating material is etched to form a space between the first and second metallic structures. A layer of dielectric material is deposited over the first and second metallic structures using a pinch-off deposition process to form an air gap in the space between the first and second metallic structures, wherein a portion of the air gap extends above an upper surface of at least one of the first metallic structure and the second metallic structure.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

86.

Semiconductor structures including middle-of-line (MOL) capacitance reduction for self-aligned contact in gate stack

      
Numéro d'application 16399845
Numéro de brevet 10937861
Statut Délivré - en vigueur
Date de dépôt 2019-04-30
Date de la première publication 2019-08-22
Date d'octroi 2021-03-02
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Ok, Injo
  • Pranatharthiharan, Balasubramanian
  • Seo, Soon-Cheon
  • Surisetty, Charan V. V. S.

Abrégé

A method of forming a semiconductor structure includes forming a first middle-of-line (MOL) oxide layer and a second MOL oxide layer in the semiconductor structure. The first MOL oxide layer including multiple gate stacks formed on a substrate, and each gate stack of the gate stacks including a source/drain junction. A first nitride layer is formed over a silicide in the first MOL oxide layer. A second nitride layer is formed. Trenches are formed through the second nitride layer down to the source/drain junctions. A nitride cap of the plurality of gate stacks is selectively recessed. At least one self-aligned contact area (CA) element is formed within the first nitride layer. The first MOL oxide layer is selectively recessed. An air-gap oxide layer is deposited. The air gap oxide layer is reduced to the at least one self-aligned CA element and the first nitride layer.

Classes IPC  ?

  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 21/764 - Espaces d'air
  • H01L 21/762 - Régions diélectriques
  • H01L 21/3105 - Post-traitement
  • H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 23/485 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes formées de couches conductrices inséparables du corps semi-conducteur sur lequel elles ont été déposées formées de structures en couches comprenant des couches conductrices et isolantes, p.ex. contacts planaires
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/8234 - Technologie MIS
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p.ex. structures d'interconnexions enterrées
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/161 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée comprenant plusieurs des éléments prévus en

87.

Forming nanosheet transistor using sacrificial spacer and inner spacers

      
Numéro d'application 16391622
Numéro de brevet 11121233
Statut Délivré - en vigueur
Date de dépôt 2019-04-23
Date de la première publication 2019-08-15
Date d'octroi 2021-09-14
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Cheng, Kangguo
  • Frougier, Julien
  • Loubet, Nicolas

Abrégé

Fabricating a nanosheet transistor includes receiving a substrate structure having a set of nanosheet layers stacked upon a substrate, the set of nanosheet layers including at least one silicon (Si) layer, at least one silicon-germanium (SiGe) layer, a fin formed in the nanosheet layers, a gate region formed within the fin, and a trench region adjacent to the fin. A top sacrificial spacer is formed upon the fin and the trench region and etched to form a trench in the trench region. An indentation is formed within the SiGe layer in the trench region, and a sacrificial inner spacer is formed within the indentation. A source/drain (S/D) region is formed within the trench. The sacrificial top spacer and sacrificial inner spacer are etched to form an inner spacer cavity between the S/D region and the SiGe layer. An inner spacer is formed within the inner spacer cavity.

Classes IPC  ?

  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 29/786 - Transistors à couche mince
  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/165 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée comprenant plusieurs des éléments prévus en dans différentes régions semi-conductrices

88.

Forming nanosheet transistor using sacrificial spacer and inner spacers

      
Numéro d'application 15880757
Numéro de brevet 10424651
Statut Délivré - en vigueur
Date de dépôt 2018-01-26
Date de la première publication 2019-08-01
Date d'octroi 2019-09-24
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Cheng, Kangguo
  • Frougier, Julien
  • Loubet, Nicolas

Abrégé

Fabricating a nanosheet transistor includes receiving a substrate structure having a set of nanosheet layers stacked upon a substrate, the set of nanosheet layers including at least one silicon (Si) layer, at least one silicon-germanium (SiGe) layer, a fin formed in the nanosheet layers, a gate region formed within the fin, and a trench region adjacent to the fin. A top sacrificial spacer is formed upon the fin and the trench region and etched to form a trench in the trench region. An indentation is formed within the SiGe layer in the trench region, and a sacrificial inner spacer is formed within the indentation. A source/drain (S/D) region is formed within the trench. The sacrificial top spacer and sacrificial inner spacer are etched to form an inner spacer cavity between the S/D region and the SiGe layer. An inner spacer is formed within the inner spacer cavity.

Classes IPC  ?

  • H01L 27/105 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive comprenant des composants à effet de champ
  • H01L 27/11521 - Mémoires mortes programmables électriquement; Procédés de fabrication à étapes multiples de ces dispositifs avec grilles flottantes caractérisées par la région noyau de mémoire
  • G11C 29/00 - Vérification du fonctionnement correct des mémoires; Test de mémoires lors d'opération en mode de veille ou hors-ligne
  • H01L 27/112 - Structures de mémoires mortes
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/786 - Transistors à couche mince
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 21/311 - Gravure des couches isolantes

89.

Minimizing shorting between FinFET epitaxial regions

      
Numéro d'application 16296433
Numéro de brevet 10923471
Statut Délivré - en vigueur
Date de dépôt 2019-03-08
Date de la première publication 2019-07-04
Date d'octroi 2021-02-16
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Cheng, Kangguo
  • Pranatharthiharan, Balasubramanian
  • Reznicek, Alexander
  • Surisetty, Charan V.

Abrégé

The present invention relates generally to semiconductors, and more particularly, to a structure and method of minimizing shorting between epitaxial regions in small pitch fin field effect transistors (FinFETs). In an embodiment, a dielectric region may be formed in a middle portion of a gate structure. The gate structure be formed using a gate replacement process, and may cover a middle portion of a first fin group, a middle portion of a second fin group and an intermediate region of the substrate between the first fin group and the second fin group. The dielectric region may be surrounded by the gate structure in the intermediate region. The gate structure and the dielectric region may physically separate epitaxial regions formed on the first fin group and the second fin group from one another.

Classes IPC  ?

  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
  • H01L 21/8234 - Technologie MIS
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
  • H01L 21/84 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant autre chose qu'un corps semi-conducteur, p.ex. étant un corps isolant
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter

90.

Two-color self-aligned double patterning (SADP) to yield static random access memory (SRAM) and dense logic

      
Numéro d'application 15842841
Numéro de brevet 10573528
Statut Délivré - en vigueur
Date de dépôt 2017-12-14
Date de la première publication 2019-06-20
Date d'octroi 2020-02-25
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Lie, Fee Li
  • Shao, Dongbing
  • Wong, Robert
  • Xu, Yongan

Abrégé

First lithography and etching are carried out on a semiconductor structure to provide a first intermediate semiconductor structure having a first set of surface features corresponding to a first portion of desired fin formation mandrels. Second lithography and etching are carried out on the first intermediate structure, using a second mask, to provide a second intermediate semiconductor structure having a second set of surface features corresponding to a second portion of the mandrels. The second set of surface features are unequally spaced from the first set of surface features and/or the features have different pitch. The fin formation mandrels are formed in the second intermediate semiconductor structure using the first and second sets of surface features; spacer material is deposited over the mandrels and is etched back to form a third intermediate semiconductor structure having a fin pattern. Etching is carried out on same to produce the fin pattern.

Classes IPC  ?

  • H01L 21/308 - Traitement chimique ou électrique, p.ex. gravure électrolytique en utilisant des masques
  • H01L 21/033 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou comportant des couches inorganiques
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 21/8234 - Technologie MIS
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 27/11 - Structures de mémoires statiques à accès aléatoire
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

91.

FinFET gate cut after dummy gate removal

      
Numéro d'application 16244493
Numéro de brevet 10600868
Statut Délivré - en vigueur
Date de dépôt 2019-01-10
Date de la première publication 2019-06-20
Date d'octroi 2020-03-24
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Sporre, John R.
  • Kanakasabapathy, Siva
  • Greene, Andrew M.
  • Shearer, Jeffrey
  • Saulnier, Nicole A.

Abrégé

Semiconductor devices include a first semiconductor fin. A first gate stack is formed over the first semiconductor fin. Source and drain regions are formed on respective sides of the first gate stack. An interlayer dielectric is formed around the first gate stack. A gate cut plug is formed from a dielectric material at an end of the first gate stack.

Classes IPC  ?

  • H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 21/8234 - Technologie MIS
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter

92.

FinFET devices

      
Numéro d'application 16265110
Numéro de brevet 10699962
Statut Délivré - en vigueur
Date de dépôt 2019-02-01
Date de la première publication 2019-06-13
Date d'octroi 2020-06-30
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Basker, Veeraraghavan S.
  • Cheng, Kangguo
  • Standaert, Theodorus E.
  • Wang, Junli

Abrégé

FinFET devices and processes to prevent fin or gate collapse (e.g., flopover) in finFET devices are provided. The method includes forming a first set of trenches in a semiconductor material and filling the first set of trenches with insulator material. The method further includes forming a second set of trenches in the semiconductor material, alternating with the first set of trenches that are filled. The second set of trenches form semiconductor structures which have a dimension of fin structures. The method further includes filling the second set of trenches with insulator material. The method further includes recessing the insulator material within the first set of trenches and the second set of trenches to form the fin structures.

Classes IPC  ?

  • H01L 21/8234 - Technologie MIS
  • H01L 21/762 - Régions diélectriques
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/306 - Traitement chimique ou électrique, p.ex. gravure électrolytique
  • H01L 21/324 - Traitement thermique pour modifier les propriétés des corps semi-conducteurs, p.ex. recuit, frittage
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/66 - Types de dispositifs semi-conducteurs

93.

Selective ILD deposition for fully aligned via with airgap

      
Numéro d'application 15837361
Numéro de brevet 10361117
Statut Délivré - en vigueur
Date de dépôt 2017-12-11
Date de la première publication 2019-06-13
Date d'octroi 2019-07-23
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Penny, Christopher J.
  • Briggs, Benjamin D.
  • Huang, Huai
  • Clevenger, Lawrence A.
  • Rizzolo, Michael
  • Shobha, Hosadurga

Abrégé

A method is presented forming a fully-aligned via (FAV) and airgaps within a semiconductor device. The method includes forming a plurality of copper (Cu) trenches within an insulating layer, forming a plurality of ILD regions over exposed portions of the insulating layer, selectively removing a first section of the ILD regions in an airgap region, and maintaining a second section of the ILD regions in a non-airgap region. The method further includes forming airgaps in the airgap region and forming a via in the non-airgap region contacting a Cu trench of the plurality of Cu trenches.

Classes IPC  ?

  • H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/528 - Configuration de la structure d'interconnexion

94.

Forming self-aligned vias and air-gaps in semiconductor fabrication

      
Numéro d'application 16257221
Numéro de brevet 10930553
Statut Délivré - en vigueur
Date de dépôt 2019-01-25
Date de la première publication 2019-06-06
Date d'octroi 2021-02-23
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Clevenger, Lawrence A.
  • Radens, Carl J.
  • Zhang, John H.

Abrégé

A semiconductor device includes a first trench on a mandrel line through a top mask layer and stopping at a middle mask layer; and a second trench on a non-mandrel line through the top mask layer and stopping at the middle mask layer. A spacer material is removed from a structure resulting from etching the first trench and the second trench. The device includes a first via structure, formed using a removable material, in the first trench; a second via structure, formed using a removable material, in the second trench; an air-gap formed in a third trench created at a location of the spacer; a fourth trench formed by etching, to remove the first via structure and a first portion of a bottom mask layer under the first via structure; and a self-aligned line-end via on the mandrel line formed by filling the fourth trench with a conductive metal.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 21/8234 - Technologie MIS
  • H01L 21/311 - Gravure des couches isolantes

95.

Middle-of-line (MOL) capacitance reduction for self-aligned contact in gate stack

      
Numéro d'application 16261305
Numéro de brevet 10763326
Statut Délivré - en vigueur
Date de dépôt 2019-01-29
Date de la première publication 2019-05-23
Date d'octroi 2020-09-01
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Ok, Injo
  • Pranatharthiharan, Balasubramanian
  • Seo, Soon-Cheon
  • Surisetty, Charan V. V. S.

Abrégé

A method of forming a semiconductor structure includes forming a middle-of-line (MOL) oxide layer in the semiconductor structure. The MOL oxide layer including multiple gate stacks formed on a substrate. A nitride layer is formed over a silicide in the MOL oxide layer. At least one self-aligned contact area (CA) element is formed within the nitride layer. The MOL oxide layer is selectively recessed on a first side and a second side of the at least one self-aligned CA element leaving remaining portions of the MOL oxide layer on the nitride layer and a nitride. A nitride cap of the plurality of gate stacks is selectively recessed. An air-gap oxide layer is deposited for introducing one or more air-gaps in the deposited air-gap oxide layer. The air gap oxide layer is reduced to the at least one self-aligned CA element and the nitride layer.

Classes IPC  ?

  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 21/764 - Espaces d'air
  • H01L 21/762 - Régions diélectriques
  • H01L 21/3105 - Post-traitement
  • H01L 21/3213 - Gravure physique ou chimique des couches, p.ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
  • H01L 23/485 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes formées de couches conductrices inséparables du corps semi-conducteur sur lequel elles ont été déposées formées de structures en couches comprenant des couches conductrices et isolantes, p.ex. contacts planaires
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/8234 - Technologie MIS
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p.ex. structures d'interconnexions enterrées
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/161 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée comprenant plusieurs des éléments prévus en

96.

Self-forming barrier for use in air gap formation

      
Numéro d'application 16250561
Numéro de brevet 10763166
Statut Délivré - en vigueur
Date de dépôt 2019-01-17
Date de la première publication 2019-05-23
Date d'octroi 2020-09-01
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Briggs, Benjamin D.
  • Huang, Elbert
  • Nogami, Takeshi
  • Penny, Christopher J.

Abrégé

An etch back air gap (EBAG) process is provided. The EBAG process includes forming an initial structure that includes a dielectric layer disposed on a substrate and a liner disposed to line a trench defined in the dielectric layer. The process further includes impregnating a metallic interconnect material with dopant materials, filling a remainder of the trench with the impregnated metallic interconnect materials to form an intermediate structure and drive-out annealing of the intermediate structure. The drive-out annealing of the intermediate structure serves to drive the dopant materials out of the impregnated metallic interconnect materials and thereby forms a chemical- and plasma-attack immune material.

Classes IPC  ?

  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 21/321 - Post-traitement
  • H01L 21/3215 - Dopage des couches
  • H01L 21/3115 - Dopage des couches isolantes
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées

97.

Nanosheet transistor

      
Numéro d'application 16252663
Numéro de brevet 10727315
Statut Délivré - en vigueur
Date de dépôt 2019-01-20
Date de la première publication 2019-05-23
Date d'octroi 2020-07-28
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Cheng, Kangguo
  • Li, Juntao
  • Wu, Heng
  • Xu, Peng

Abrégé

Inner and outer spacers for nanosheet transistors are formed using techniques that improve junction uniformity. One nanosheet transistor device includes outer spacers and an interlevel dielectric layer liner made from the same material. A second nanosheet transistor device includes outer spacers, inner spacers and an interlevel dielectric layer liner that are all made from the same material.

Classes IPC  ?

  • H01L 29/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails des corps semi-conducteurs ou de leurs électrodes
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/40 - Electrodes
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 23/31 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par leur disposition
  • H01L 23/29 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par le matériau
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 29/786 - Transistors à couche mince
  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
  • B82Y 10/00 - Nanotechnologie pour le traitement, le stockage ou la transmission d’informations, p.ex. calcul quantique ou logique à un électron

98.

Fabrication of a vertical fin field effect transistor with reduced dimensional variations

      
Numéro d'application 16234974
Numéro de brevet 10998240
Statut Délivré - en vigueur
Date de dépôt 2018-12-28
Date de la première publication 2019-05-09
Date d'octroi 2021-05-04
Propriétaire TESSERA LLC (USA)
Inventeur(s) Cheng, Kangguo

Abrégé

A method of forming a fin field effect transistor (finFET) having fin(s) with reduced dimensional variations, including forming a dummy fin trench within a perimeter of a fin pattern region on a substrate, forming a dummy fin fill in the dummy fin trench, forming a plurality of vertical fins within the perimeter of the fin pattern region, including border fins at the perimeter of the fin pattern region and interior fins located within the perimeter and inside the bounds of the border fins, wherein the border fins are formed from the dummy fin fill, and removing the border fins, wherein the border fins are dummy fins and the interior fins are active vertical fins.

Classes IPC  ?

  • H01L 21/8234 - Technologie MIS
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/308 - Traitement chimique ou électrique, p.ex. gravure électrolytique en utilisant des masques
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/786 - Transistors à couche mince
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 21/266 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée produisant une implantation d'ions en utilisant des masques
  • H01L 21/762 - Régions diélectriques
  • H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
  • H01L 27/11 - Structures de mémoires statiques à accès aléatoire

99.

Fabrication of a vertical fin field effect transistor with reduced dimensional variations

      
Numéro d'application 16227733
Numéro de brevet 10600693
Statut Délivré - en vigueur
Date de dépôt 2018-12-20
Date de la première publication 2019-05-02
Date d'octroi 2020-03-24
Propriétaire TESSERA LLC (USA)
Inventeur(s) Cheng, Kangguo

Abrégé

A method of forming a fin field effect transistor (finFET) having fin(s) with reduced dimensional variations, including forming a dummy fin trench within a perimeter of a fin pattern region on a substrate, forming a dummy fin fill in the dummy fin trench, forming a plurality of vertical fins within the perimeter of the fin pattern region, including border fins at the perimeter of the fin pattern region and interior fins located within the perimeter and inside the bounds of the border fins, wherein the border fins are formed from the dummy fin fill, and removing the border fins, wherein the border fins are dummy fins and the interior fins are active vertical fins.

Classes IPC  ?

  • H01L 21/8234 - Technologie MIS
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/308 - Traitement chimique ou électrique, p.ex. gravure électrolytique en utilisant des masques
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 21/3065 - Gravure par plasma; Gravure au moyen d'ions réactifs
  • H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
  • H01L 21/266 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée produisant une implantation d'ions en utilisant des masques
  • H01L 21/762 - Régions diélectriques
  • H01L 27/108 - Structures de mémoires dynamiques à accès aléatoire
  • H01L 27/11 - Structures de mémoires statiques à accès aléatoire
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/786 - Transistors à couche mince

100.

Nanosheet transistor

      
Numéro d'application 15814376
Numéro de brevet 10243061
Statut Délivré - en vigueur
Date de dépôt 2017-11-15
Date de la première publication 2019-03-26
Date d'octroi 2019-03-26
Propriétaire TESSERA LLC (USA)
Inventeur(s)
  • Cheng, Kangguo
  • Li, Juntao
  • Wu, Heng
  • Xu, Peng

Abrégé

Inner and outer spacers for nanosheet transistors are formed using techniques that improve junction uniformity. One nanosheet transistor device includes outer spacers and an interlevel dielectric layer liner made from the same material. A second nanosheet transistor device includes outer spacers, inner spacers and an interlevel dielectric layer liner that are all made from the same material.

Classes IPC  ?

  • H01L 21/336 - Transistors à effet de champ à grille isolée
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/40 - Electrodes
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 23/31 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par leur disposition
  • H01L 23/29 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par le matériau
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/311 - Gravure des couches isolantes
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